[发明专利]解/编码器,带编/解码器的重放装置和带编码器的记录装置无效
| 申请号： | 96105710.6 | 申请日： | 1996-02-13 |
| 公开（公告）号： | CN1097263C | 公开（公告）日： | 2002-12-25 |
| 发明（设计）人： | 荒泷裕司;韩敏哉 | 申请（专利权）人： | 索尼公司 |
| 主分类号： | G11B20/14 | 分类号： | G11B20/14;G11B20/16 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 马铁良,张志醒 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种重放装置包括重放装置，从记录介质读出数据；信号处理装置，对读出的数据执行预定的信号处理；存储装置，暂时存储由信号处理装置处理的数据；写控制装置，控制把信号处理的数据写入存储装置；读控制装置，控制从暂时存在存储装置中数据读出的操作；第一时钟发生装置；第二时钟产生装置；和控制装置，根据从第一时钟发生装置产生的第一时钟控制信号处理装置和写控制装置，并且还根据从第二时钟发生装置产生的稳定时钟控制读控制装置。 | ||
| 搜索关键词： | 编码器 解码器 重放 装置 记录 | ||
【主权项】：
1.一种解码器电路包括：信号处理装置，用于根据与记录介质的操作同步的第一时钟(PLCK)，对从记录介质读出的数据执行预定的信号处理；存储装置，用于暂时存储由所述信号处理装置处理的数据；所述信号处理数据被写入所述存储装置，而该已存储在所述存储装置的数据根据对应于稳定时钟的第二时钟(MCK)被读出；其中，从所述记录介质重放的数据提取所述第一时钟；写控制装置，用于根据所述第一时钟写入所述存储装置；和读控制装置相应于第二时钟读出；所述解码器电路还包括用于扩展信号处理数据的第二信号处理装置；并且所述第二信号处理装置根据所述稳定时钟而被控制。
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