[发明专利]半导体存储器及其测试电路、存储器系统、和数据传送系统

摘要

本发明的半导体存储器能不增大芯片面积而提高存储器的数据传送速度。在存储器芯片10上矩阵状地配置存储器单元11-0～11-3。数据输入输出电路12沿存储器芯片10的一边配置。数据总线13被设置在存储器单元之间并连接到数据输入输出电路12上。各存储器单元中，单元阵列控制器CAC与行译码器RD相互对向，列译码器CD0、CD1与DQ缓存器DQ相互对向。本地DQ线18a被设置在存储单元阵列CAL、CAR之间，全局DQ线18b被设置在存储元件CAL、CAR上。本地DQ线18a延伸的方向与全局DQ线18b延伸的方向相垂直。

主权项

1.一种半导体存储器，包括存储器芯片，设置在所述存储器芯片上的多个存储器单元，设置在所述存储器芯片上进行多毕特的数据输入输出的数据输入输出区域，和设置在所述多个存储器单元与所述数据输入输出区域间的数据总线，其特征在于，设置在所述存储器芯片上的多个存储器单元，用于相互独立地存储和输出多毕特的数据，每个存储器单元包括多个存储器单元块，每个存储器单元块具有2个子块、读数放大器、字线、数据线和列选择线，每个所述子块由1个存储器单元阵列组成，所述读数放大器位于所述2个子块之间，所述字线、数据线和列选择线设置在构成所述2个子块的存储器单元阵列上，所述存储器单元块沿着存储器单元的列隔开，所述列选择线和数据线以及所述子块也沿着存储器单元的列隔开；至少一个列译码器，位于存储器单元的每列的第1端，并连接到所述列选择线；多个行译码器，位于存储器单元的每行的第1端，所述字线沿着存储器单元延伸，并连接到所述字线，每个所述行译码器提供给一个存储器单元块；多个DQ缓存器，位于存储器单元的每行的第2端；和单元阵列控制器，位于存储器单元的每行的第1端，用于控制所述多毕特数据的读和写，设置在所述存储器芯片上的数据输入输出区域，用于从外部设备接收多毕特数据和将多毕特数据输出到外部设备，提供给所述多个存储器单元的所述数据总线，平行于所述存储器单元的列延伸，用于传输所述多个存储器单元与所述数据输入输出区域之间的多毕特数据。