[发明专利]信号插值器无效

专利信息
申请号: 96122660.9 申请日: 1996-10-25
公开(公告)号: CN1166097A 公开(公告)日: 1997-11-26
发明(设计)人: 玛丽娅·A·罗德里格斯·马丁内兹;于安·J·马里·马里 申请(专利权)人: 阿尔卡塔尔-阿尔斯托姆公司
主分类号: H04L7/00 分类号: H04L7/00
代理公司: 中国国际贸易促进委员会专利商标事务所 代理人: 范本国
地址: 法国*** 国省代码: 暂无信息
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摘要: 用于获得两相邻信号采样的中间值的插值器,对于高速数据采集系统和调制解调器特别有用。它包含用于延时输入信号(X0)N次以得到N+1个采样(X0,X1,X2,X3)的延时装置(T);接收N+1个采样(X0,X1,X2,X3)的每一个及时间间隔分段值(μ)并产生N+1个输出(X0′,X1′,X2′,X3′)的数据存贮装置(F0,F1,F2,F3);将来自数据存贮装置的N+1个输出相加并输出一插值(X)的相加装置(SUM)。它包含一数值表,这样输出(X0′,X1′,X2′,X3′)的值可通过查表得到。
搜索关键词: 信号 插值器
【主权项】:
1.用于获得两相邻信号采样间的中间值的插值器,其特征在于它包括:a)用于延时输入信号(X0),得到N+1个采样(X0,X1,X2,X3)的延时装置,相对于前一个而言,每一个被延时一个采样周期;b)数据存贮装置(F0,F1,F2,F3),每一装置接收N+1个采样(X0,X1,X2,X3)中的相应的采样,连同每一情况下要做插值的时间间隔分段值μ,这些存贮装置根据这些值产生N+1个输出(X0′,X1′,X2′,X3′);和c)相加装置(SUM),它将来自数据存贮装置(F0,F1,F2,F3)的N+1输出(X0′,X1′,X2′,X3′)相加,以产生最终的插值(X)。
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