[发明专利]运算处理装置

摘要

本发明目的是在并联乘法器的部分积加法运算中，减轻符号扩展所伴随的时间性损失。用把4∶2压缩器并排起来的进位保存加法器20构成用于对每一个皆是已用2的补数表示的2进数且具有互不相的权重的4个部分积P0、P1、P2和P3进行加法运算的部分积加法器。在各个4∶2压缩器中，4输入中的W输入呈现最短的传播延迟，而Y和Z输入构成关键路径。

主权项

1.一种用于计算本身皆为已用2的补数表示的2进数的被乘数与乘数之积的乘法器，具备：乘数编码器(10)，用于从上述乘数生成多个编码值；多个部分积产生器(11～14)，用于从上述被乘数和上述多个编值生成每个皆为已用2的补数表示的2进数且具有互不相同的权重的多个部分积；以及部分积加法器(15)，用于像求上述积那样地对上述多个部分积进行加法运算，上述部分积加法器具有：进位保存加法器(20)，具有多个输入和至少一个输出，用于对上述多个部分积进行进位保存加法运算；以及逻辑电路，用于为了对上述多个部分积中具有最小的权重的部分积(P0)进行扩展，把多个值设定在比上述第1部分的符号位高的多个位中，其特征在于，上述逻辑电路具备下述功能：把上述第1部分积(P0)的符号位(P0s)的值设定在，与从比上述第1部分积的符号位(P0s)高1位的位开始到与比上述多个部分积中具有第2小的权重的第2部分积(P1)的符号位(P1s)低1位的位为止的位置对应的、上述第1部分积的各个位的位置中，把上述第1部分积的符号位(P0s)的值与上述第2部分积(P1)的符号位(P1s)的值的异或值(41)设定在，与上述第2部分积(P1)的符号位(P1s)的位置对应的、上述第1部分积的位的位置中，把上述第1部分积(P0)的符号位(P0s)的值与上述第2部分积(P1)的符号位(P1s)的值的第一或值(42)设定在，与从与比上述第2部分积(P1)的符号位(P1s)高1位的位开始，到与比上述多个部分积中具有第3小的权重的第3部分积(P2)的符号位(P2s)低1位的位为止的位置对应的、上述第1部分积(P0)的各个位的位置中，把上述第一或值(42)与上述第3部分积(P2)的符号位(P2s)的值的第二异或值(43)设定在，与上述第3部分积(P2)的符号位(P2s)对应的上述第1部分积(P0)的位的位置中，把上述第一或值(42)与上述第3部分积(P2)的符号位(P2s)的值的第二或值(44)设定在，与从与比上述第3部分积(P2)的符号位(P2s)高1位的位开始，到与上述最高位部分积(P3)的符号位(P3s)为止的位置对应的、上述第1部分积的各个位的位置中；而且，在上述进位保存加法器(20)中，上述多个输入之内的一特定输入与上述输出之间呈现比一个的其他输入短的传播延迟，且把已用上述逻辑电路进行符号扩展的上述第1部分积(P0)分配给上述特定的输入。