[发明专利]时钟延迟电路和使用其的振荡电路、相位同步电路无效
| 申请号： | 98118367.0 | 申请日： | 1998-08-17 |
| 公开（公告）号： | CN1220533A | 公开（公告）日： | 1999-06-23 |
| 发明（设计）人： | 石见幸一;石川和幸 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | H04L7/00 | 分类号： | H04L7/00 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 姜郛厚,叶恺东 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 在现有技术中,存在以下问题在集成电路内部对外部时钟信号进行倍增的时钟生成电路中,仅能以为此而使用的数字延迟线的一个延迟元件时间单位来调整延迟时间,而存在生成的内部时钟信号的跳动等。本发明在生成倍频时钟信号的PLL中,并联设置延迟时间不同的多个延迟元件,设有时钟延迟电路17,以便于从这些延迟元件选择一个延迟元件。 | ||
| 搜索关键词： | 时钟 延迟 电路 使用 振荡 相位 同步 | ||
【主权项】：
1．一种时钟延迟电路，具有：多个延迟元件，把所输入的同一时钟信号进行不同延迟时间的延迟，分别输出延迟时钟信号；选择器，从来自该多个延迟元件的多个延迟时钟信号中选择任一个并输出，其特征在于，把上述多个延迟时间设定为：使与时间相关的连续的任意两个延迟时钟信号之间的时间差短于由上述多个延迟元件所提供的多个延迟时间的最小值。
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