[发明专利]相关器和延迟锁相环电路无效
| 申请号： | 99110477.3 | 申请日： | 1999-07-16 |
| 公开（公告）号： | CN1246760A | 公开（公告）日： | 2000-03-08 |
| 发明（设计）人： | 大石泰之;长谷和男;浜田一;浅野贤彦 | 申请（专利权）人： | 富士通株式会社 |
| 主分类号： | H04L5/00 | 分类号： | H04L5/00 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 杜日新 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明减小了电路的规模和缩短初始同步所需编码相位检测时间。计算接收扩展谱信号中的接收扩展码和基准扩展码之间相关的相关器包括组合码产生器。它通过加权和组合许多移相的基准扩展码A1－AM输出组合扩展码。接着,运算电路同步地计算接收扩展码和许多移相的基准扩展码之间的相关性。相位检测电路检测接收扩展码和基准扩展码之间的相位差,即来自运算操作结果的接收扩展码的相位。 | ||
| 搜索关键词： | 相关器 延迟 锁相环 电路 | ||
【主权项】：
1.一种用于确定包含在扩展谱信号中的接收扩展码和基准扩展码之间相位差的相关器，包括：基准扩展码产生器，用于产生基准扩展码；组合码产生器，用于由基准扩展码产生组合扩展码；和运算电路，用于计算接收扩展码和组合扩展码之间相关性。
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