[发明专利]具有双重高速缓冲映射存储器的高速缓冲存储器系统

摘要

一电脑的高速缓冲存储器系统,其数据地址包含一低位阶的高速缓存线地址和一高位阶的区间地址,该系统包含一高速缓冲数据存储器,二高速缓冲映射存储器及一高速缓存控制器,当欲将一数据读或写入该系统时,该处理器将该数据于主存储器内的数据地址经由该地址总线传至该系统,该数据地址中的高速缓存线地址使该第一及第二高速缓冲映射存储器内相对应的储存地址内所存的第一区间地址以及第二区间地址输出至该高速缓存控制器,而将该数据地址中的区间地址与该第一及第二区间地址做比较。

主权项

1．一种用于一电脑的高速缓冲存储器(cachememory)系统，该电脑包含有一中央处理器，一地址总线(addressbus)，电连接于该处理器，用来传递可读取(access)一主存储器内各储存地址的数据地址(dataaddress)，以及一数据总线(databus)，电连接于该处理器，用来传递数据，该数据地址包含有一低位阶的高速缓存线地址(cachelineaddress)以及一高位阶的区间地址(blockaddress)，其特征是该高速缓冲存储器系统包含有：一高速缓冲数据存储器(cachedatamemory)，电连接于该地址总线及数据总线，其包含有复数个储存地址用来暂时存放该主存储器中的数据以供该处理器使用，其中该高速缓冲数据存储器的各储存地址内的数据可由该地址总线的高速缓存线地址来读取；一第一高速缓冲映射存储器(firstcachetagmemory)，电连接于该地址总线，其包含有复数个储存地址，该第一高速缓冲映射存储器的复数个储存地址是与该高速缓冲数据存储器的复数个储存地址相对应，用来暂时存放该高速缓冲数据存储器内相对应的储存地址内所存的数据的区间地址；一第二高速缓冲映射存储器(secondcachetagmemory)，电连接于该地址总线，其包含有复数个储存地址，该第二高速缓冲映射存储器的复数个储存地址是与该高速缓冲数据存储器的复数个储存地址相对应，用来暂时存放该地址总线传来的该高速缓冲数据存储器的各个储存地址的最新区间地址；以及一高速缓存控制器(cachecontroller)，用来控制该高速缓冲存储器系统的操作；其中当该处理器欲将一数据读出或写入该高速缓冲存储器系统时，该处理器会将该数据于该主存储器内的数据地址经由该地址总线传至该高速缓冲存储器系统，该数据地址中的高速缓存线地址会使该第一及第二高速缓冲映射存储器内相对应的储存地址内所存的一第一区间地址以及一第二区间地址输出至该高速缓存控制器，而该高速缓存控制器则会将该数据地址中的区间地址分别与该第一及第二区间地址做比较，若该数据地址中的区间地址与该第一区间地址相符时，该高速缓存控制器会将该处理器所传来的数据经由该数据总线写入该高速缓冲数据存储器中与该数据地址中的高速缓存线地址相对应的储存地址中，或是将该储存地址内所存的数据经由该数据总线传至该处理器，若该数据地址中的区间地址与该第一区间地址不符而与该第二区间地址相符时，该高速缓存控制器会启动一交换(swap)程序将该高速缓冲数据存储器中与该数据地址中的高速缓存线地址相对应的储存地址内所存的数据更新为该主存储器中于该数据地址所存放的数据，若该数据地址中的区间地址与该第一及第二区间地址均不符时，该高速缓存控制器会使该处理器直接将数据存入该主存储器或是由该主存储器中取出，并且不会启动该交换(swap)程序来更新该高速缓冲数据存储器中所存的数据，最后该高速缓存控制器会将该数据地址中的区间地址存入该第二高速缓冲映射存储器中与该数据地址中的高速缓存线地址相对应的储存地址内。