[发明专利]数字锁相环的滤波方法

说明书

本发明涉及数字通信领域，更具体地说，属于数字传输中使用接收信号的瞬变来控制同步信号发生装置的相位的技术。

锁相环路(PLL)是一种闭环的跟踪系统，它能够跟踪输入信号的相位和频率。它跟踪固定频率的输入信号没有频差；跟踪频率变化的输入信号时精度也很高。锁相环路分为模拟锁相环路(APLL)和数字锁相环路(DPLL)两种。模拟锁相环路由鉴相器(PD)、环路滤波器(LPF)和压控分频器(VCO)三部分组成。其特点是抖动抑制性能好，但工艺上离散度大，制造成本较高，稳定性差。

如果数字锁相环的部分电路采用数字电路，就叫部分数字环，它的原理和模拟锁相环路相近，其缺点是由于仍采用模拟电路来实现频率控制，这样依然存在器件离散性大、生产制造难度大、成本较高的弊病。全数字锁相环路全部由数字电路组成，美国专利(US5033064)对全数字锁相环路提出了一种较新的实现方法。这种方法实现的全数字锁相环路的抖动转移特性和净抖动输出特性良好，但缺点是没有提出一种有效的环路滤波方法，它在较低频段的抖动滤波性能不够理想。

本发明的目的是提出一种新的数字锁相环滤波方法，使数字锁相环在较低和较高频段，抖动容限、抖动转移和净输出抖动性能都非常优良。

本发明的目的是这样实现的。

数字锁相环的滤波方法，包括以下步骤：

第一步，以先进先出存储器半满为理想状况，确定参考时钟Fref和数控分频器输出的本地恢复时钟Fdco之间的相位差理想值；

第二步，由减法器计算所得之先进先出存储器写/读地址差来确定参考时钟Fref和数控分频器输出的本地恢复时钟Fdco之间的相位差；

第三步，将所述相位差与所述相位差理想值进行比较，如果相位差小于理想值，就减小所述数控分频器输出的本地恢复时钟Fdco；如果相位差大于理想值，就增大数控分频器输出的本地恢复时钟Fdco，使相位差稳定在理想值，其特征在于：在第三步对所述本地恢复时钟Fdco进行调整时，以相位差理想值为中心，将相位差分成不同区段，对于相位差理想值所在的区段，本地恢复时钟Fdco随相位差变化的速度最小；其它区段的本地恢复时钟Fdco随相位差变化的速度是随相位差与相位差理想值的距离逐段增加；离相位差理想值最远的区段，本地恢复时钟Fdco随相位差变化的速度最大。

由于本发明是建立在数字锁相环的基础上，所以能克服模拟锁相环的离散度大、成本高、稳定性差的缺点；最重要的是数控分频器输出的本地时钟恢复频率Fdco能根据不同的频率差异进行自适应调节，在参考时钟Wclk与本地恢复时钟Rclk的相位差远离平衡点时，本地恢复时钟频率Fdco能迅速向标称频率拉近，而在接近平衡点时，又以较小速率调整，这样兼顾了不误码和抖动最小化两项重要的通信指标，所以抖动容限得到较大提高，抖动转移特性很好，净输出抖动在低频和高频部分的指标都有改善。

下面结合附图和实施例对发明进行详细说明。

图1为数字锁相环路原理方框图；

图2是本发明实施例电路方框图；

图3是滤波运算函数原理图。

根据图1，全数字锁相环主要由鉴相器1、滤波运算电路2和数控分频器3组成；比相器1接收远端时钟Wclk和本地恢复时钟Rclk，并对两信号进行鉴频、鉴相，然后向滤波运算电路2输出相位差；滤波运算电路根据相位差计算出相应的累加值K；数控分频器3由加法器301和寄存器302组成，加法器301将寄存器302、滤波运算电路2输出的数据S和K进行加法运算，寄存器302在每一个Fs(本地高速时钟)的上升沿存储本次加法结果(寄存器组的位数与加法器相同，只存储加法器的和，不存进位信号)并向加法器301输出累加数据S(n：0)(即上次加法结果)，从而实现累加功能。累加器和的最高位(MSB)即为数控分频器恢复的本地恢复时钟频率(Fdco)，它又提供给鉴相器进行鉴相。累加器301的工作频率(Fs)由本地高速晶振提供。