[发明专利]用于多线程处理机的指令高速缓存器

权利要求书

1.一种多线程计算机处理设备，包括：

多组用于支持多个执行线程的寄存器，每组寄存器对应于所述多个线程中的一个有关线程；

一个指令单元，所述指令单元包括用于将指令译码的译码逻辑电路和用于生成要执行的指令的有效地址的顺序逻辑电路；以及

一个指令高速缓存器，所述指令高速缓存器提供响应于由所述指令单元生成的所需有效地址的指令，所述指令高速缓存器包括：

(a)一个具有多个条目的目录阵列，每个条目包括指令的实地址的一部分，其中利用所述所需的有效地址选择所述目录阵列的一个条目；

(b)一个具有多个条目的指令阵列，每个指令阵列条目和所述目录阵列中的一个条目相关并且包括至少一条指令，其中利用所述所需的有效地址选择所述目录阵列中的一个条目；以及

(c)多个行填充寄存器，每个所述行填充寄存器对应于所述多个线程中的一个有关线程，每个行填充寄存器存储响应于指令高速缓存器未命中而要检索的某所需指令的至少一部分的有关实地址。

2.权利要求1的多线程计算机处理设备，其中所述指令高速缓存器还包括：

(d)一个具有多个条目的有效地址对实地址转换阵列，每个条目包括有效地址的一部分和实地址的一部分，其中利用所述所需的有效地址选择所述有效地址对实地址转换阵列中的一个条目；

其中从所述有效地址对实地址转换阵列中的一个条目得到所述行填充寄存器中存储的所需指令的有关实地址的所述一部分。

3.权利要求2的多线程计算机处理设备，其中所述指令高速缓存器还包括：

(e)一个比较器，用于把来自所述有效地址到实地址转换阵列中某条目的有效地址的所述一部分和所述所需有效地址的对应部分进行比较，以判定有效地址到实地址转换阵列命中。

4.权利要求1的多线程计算机处理设备，其中：

所述目录阵列划分成N组，其中N＞1，各个所述目录阵列条目含有多个指令的实地址的有关部分，每个实地址部分属于所述目录阵列的所述N组中的一个有关的组；以及

所述指令阵列划分成N组，所述指令阵列的每个组对应于所述目录阵列的一个有关组，每个所述指令阵列条目包含多条指令，每条指令属于所述指令阵列的所述N组中的一个有关组。

5.权利要求4的多线程计算机处理设备，其中所述多线程计算机处理设备支持N个线程的执行。

6.权利要求4的多线程计算机处理设备，其中每个所述行填充寄存器包括一个组字段，所述组字段规定一旦检索后要把被检索的所需指令存储在所述N组中的哪个组内。

7.权利要求4的多线程计算机处理设备，所述指令高速缓存器还包括：

(e)N个比较器，每个比较器和所述目录阵列的一个有关组相关，每个比较器用于把来自所述目录阵列中所选条目的相关部分的某指令的实地址的所述有关部分和与所述所需有效地址相关的实地址的公用部分进行比较，以判定高速缓存器命中。

8.权利要求4的多线程计算机处理设备，所述指令高速缓存器还包括：

(d)一个具有多个条目的有效地址对实地址转换阵列，每个条目包括有效地址的一部分和实地址的一部分，其中利用所述所需的有效地址选择所述有效地址对实地址转换阵列中的一个条目；

其中从所述有效地址对实地址转换阵列中的一个条目得到所述行填充寄存器中存储的所需指令的有关实地址的所述一部分。

9.权利要求8的多线程计算机处理设备，所述指令高速缓存器还包括：

(e)N个比较器，每个比较器和所述目录阵列的一个有关组相关，每个比较器用于把来自所述目录阵列中选定条目的相关部分的某指令的实地址的所述有关部分和与所述所需有效地址相关的实地址的公用部分进行比较，以判定高速缓存器命中，其中由所述比较器比较的以判定高速缓存器命中的与所述所需有效地址相关的实地址的所述公用部分是从所述有效地址到实地址转换阵列中的某条目得到的。