[发明专利]在集成电路中用于数据和定时信号的予取结构及其方法

权利要求书

1、在一集成电路中，一种用于与第一多个定时信号同步捕捉第一多个数据信号中数据以输出同步数据捕捉信号的同步数据捕捉电路，包括：

一具有第一定时发生器输出端的定时发生器，所述定时发生器被连接以接收所述第一多个定时信号并作为第一高频率定时脉冲流在所述第一定时发生器输出端上连续地输出，第一定时脉冲响应于所述多个定时信号的定时脉冲，所述第一高频率定时脉冲流具有一比与所述第一多个定时信号的一个定时信号相关的定时输入频率要高的定时脉冲流频率；

被连接以接收所述第一多个数据信号和所述多个定时信号的一第一多个数据驱动器电路，所述第一多个数据驱动器电路实现作为第一高频率数据流的连续输出，第一数据脉冲响应于所述多个定时信号的定时脉冲和所述第一多个数据信号的数据脉冲；所述第一高频率数据流具有一比与所述第一多个数据信号的一个数据信号相关的数据输入频率要高的数据流频率；和

一被连接以接收所述第一高频数据流和所述第一高频率定时脉冲流并使用所述第一高频率定时脉冲流来同步在所述第一高频率数据流中的数据的捕捉以输出所述被同步的数据捕捉信号的第一数据计时电路，其中所述被同步的数据捕捉信号具有一比所述定时输入频率和所述数据输入频率要高的数据输出频率。

2、如权利要求1的同步数据捕捉电路，其中所述第一高频率数据流作为全摆幅数据信号而被传送。

3、如权利要求1的同步数据捕捉电路，其中所述第一高频率数据流作为-降低电压数据信号而被传送，所述降低电压数据信号具有一低于与所述第一多个数据信号相关的电压值的降低电压电平。

4、如权利要求3的同步数据捕捉电路，其中所述第一高频率定时脉冲流作为降低电压定时信号而被传送，所述降低电压定时信号具有所述降低电压电平。

5、如权利要求4的同步数据捕捉电路，其中所述定时发生器包括：

具有一第一“或非”输出端和第一多个“或非”输入端的第一“或非”门，所述多个第一“或非”门被连接以接收所述第一多个定时信号；

具有一第一反相器输入端和一第一反相器输出端的第一反相器，所述第一反相器输入端被连接到所述“或非”输出端；

具有第一nFET栅极、第一nFET漏极和第一nFET源极的第一nFET，所述第一nFET栅极连接到所述第一反相器输出端，所述第一nFET漏极和第一nFET源极的第一极连接到一具有所述降低电压电平的一降低电源；

具有第二nFET栅极、第二nFET漏极和第二nFET源极的第二nFET，所述第二nFET栅极连接到所述第一“或非”门输出，所述第二nFET漏极和第二nFET源极的第一极接地；和

用来实现输出所述第一高频率定时脉冲流的一输出节点，所述输出节点连接到所述第二nFET漏极和所述第二nFET源极的另一极以及连接到所述第一nFET漏极和所述第一nFET源极的另一极。

6、如权利要求3的同步数据捕捉电路，其中所述第一多个数据驱动器电路的给定数据驱动器电路包括：

一具有锁存级输入端和锁存级输出端的锁存级，所述锁存级输入端实现锁存所述第一多个数据信号的给定数据信号并输出在所述锁存级输出端的一被锁存信号；

一具有第一和第二控制级输入端和控制级输出端的控制级，所述第一控制级输入端被连接以接收所述锁存信号，所述第二控制级输入端被连接以接收所述第一多个定时信号的给定定时信号，响应于所述锁存信号和所述给定定时信号所述控制级实现在所述控制级输出端输出控制级信号；

一具有数据驱动器输入端和数据驱动器输出端的降低电压数据驱动器级，所述数据驱动器输出端被连接以接收所述控制级信号，响应于所述控制级信号所述数据驱动器输出端输出所述第一高频率数据流，其中所述控制级信号具有一高于所述降低电压电平的电压电平。