[发明专利]在集成电路中用于数据和定时信号的予取结构及其方法

说明书

本发明涉及用于在一集成电路中同步数据捕捉的电路。更详细地说，本发明涉及用于同步数据捕捉并且以比单独数据线的频率高得多的一频率输出被捕捉的数据和／或利用降低电压信号以降低功耗并提高性能的电路。

在任何集成电路(IC)中，数据信号常常需要从在该IC中一位置的一电路传送到在该IC中另一位置的一接收电路。如像本技术领域的普通技术人员所公知的那样，在该数据信号中所包含的数据呈现在所规定的数据周期中，每一数据周期具有一有限的间隔，在该间隔期间该数据的捕捉是有效的。所给的这个数据周期仅仅对于一有限的时间间隔是有效的，这对确保在这相对短的时间间隔期间内接收电路捕捉数据是有决定性的。在现代高速IC中大大降低数据有效间隔的持续时间，即在这期间必须执行数据捕捉的时间间隔是特别正确的。

为了解决在该数据周期是有效的有限时间期间内在该接收电路中恰当地捕捉数据的问题，必须将定时或时钟信号提供给该接收电路。在该接收电路中使用一同步数据捕捉电路去同步数据捕捉是已知的技术。通常，如果该定时信号正确地跟踪该数据信号，则该接收电路可以依照在该定时信号中所提供的定时信息决定何时去捕捉在数据信号中所包含的数据。

为了简化讨论起见，图1A示出了一种用来在该IC的一接收电路中同步数据捕捉的已有技术电路100。所示的电路100包括定时延迟／驱动器102、数据延迟／驱动器104和计时数据驱动器106。在数据延迟／驱动器104的输入端上所示的数据信号是由控制信号110计时的，以产生计时数据信号112。相同的控制信号110还计时定时延迟／驱动器102，产生定时信号114。对于特定的IC在电路100中定时延迟／驱动器102和数据延迟／驱动器104确保定时信号114正确地跟踪计时数据信号112以根据由定时信号114所提供的定时信息允许计时数据驱动器106去正确地捕捉包含在计时数据信号112中的数据。图1A中所示的从计时数驱动器106输出的被捕捉数据作为输出数据116。图1A的数据同步电路是已知技术并且为了简明起见不再多述。

虽然图1A的电路100完成了同步数据的功能，但存在有明显的缺点。例如，已有技术的数据同步电路100通常以在单独数据线(即，数据线108的单独一数据线)上数据传送的速率同步数据捕捉。换句话说，数据是以相对慢的在数据线108上的数据传送速率被捕捉并从图1A的已有技术的数据同步电路100被输出的。由于两个因素的原因，在数据线108上的数据传送速率通常较慢。例如，在每一单独数据线108上的数据通常是通过自存贮单元阵列读取而获得的，该存贮单元阵列与需要自存贮阵列的数据的逻辑电路的频率相比工作在相对低的频率。另外，在典型的动态随机存取存贮电路中的一给定数据线108通常较长并且负载较重，因此，严重限制了在一单独数据线上可被传送数据的速率。因此，除非该数据同步电路能够以高速率(即，以比在单独数据线108上数据传送速率明显高的速率)捕捉和输出数据，否则由于在要求数据存贮的高速逻辑电路和供给数据存贮的低速动态随机存取存贮器之间出现的瓶颈而使器件性能受损。

图1A所示构成的另一主要缺点涉及该实际的已有技术电路100需要全摆幅信号(即，具有IC的全幅内部电源电压摆动的信号)工作以执行同步数据捕捉。详细地说，已有技术电路100不会利用降低电压信号去执行同步数据捕捉任务。如像这里所使用术语，降低电压信号是指它的幅度是在一降低电压范围内的信号，即这个电压范围低于IC的全VDD内部电源电压。在某些情况中，该降低电压电平可相当地低(即，1V)以致接近该晶体管的阈值电压(通常在0．7V左右)。因为降低电压信号用于降低电路功耗和／或改善性能，所以现有技术电路100不能使用降低电压信号来执行它的同步数据捕捉任务表示一严重的缺点。

已有技术电路100不能使用降低电压信号来执行同步数据捕捉的一个原因涉及它的基本积木式部件、CMOS变换器中的一个。CMOS变换器是诸如在定时／延迟驱动器102和数据延迟／驱动器104中所呈现的延迟电路的一基本积木式部件。为了简化讨论起见，图1B给出了一简化CMOS变换器150，它包括有在VDD和地之间与n-FET晶体管154相串接的P-FET晶体管152。