[发明专利]含有宏的半导体器件及其测试方法

权利要求书

1.一种半导体器件，其特征在于包括：

公共总线(5)；以及

多个由连接(L₀₀，L₀₁，…，L₃₃)串联起来的宏(1，2，3)，

上述各个宏都由以下部分组成：

内部电路(11，21，31)；

缓冲区(12，22，32)，它们连接于上述内部电路的输入端与上述公共总线之间；

寄存器(13，23，33)，它们与上述公共总线相连接；以及

逻辑电路(14，24，34)，它们与上述内部电路和上述寄存器相连，用于选择上述内部电路的输出信号与上述寄存器的输出信号之一。

2.如权利要求1所述的半导体器件，其特征在于上述逻辑电路含有一个或(OR)电路。

3.如权利要求1所述的半导体器件，其特征在于上述逻辑电路含有一个与(AND)电路。

4.如权利要求1所述的半导体器件，其特征在于上述各个宏都含有一个选择器(15，25，35)，它们与上述内部电路的输入相连，用于为上述内部电路提供功能测试数据(TDI1，TDI2，TDI3)。

5.如权利要求1所述的半导体器件，其特征在于它还含有一个测试电路(6)，它与上述公共总线相连，用于对上述连接进行测试。

6.如权利要求1所述的半导体器件，其特征在于它还含有：

输入端(IN₀，…，IN₃)，它们与第一组上述连接(L₀₀，L₀₁，L₀₂，L₀₃)相连，该第一组连接(L₀₀，L₀₁，L₀₂，L₀₃)连接至上述宏的第一级输入；以及

输出端(OUT₀，…，OUT₃)，它们与第二组上述连接相连，该第二组所述连接与上述宏的最后一级输出相连。

7.如权利要求1所述的半导体器件，其特征在于它是一个单片机。

8.一种用于对半导体器件进行测试的方法，该半导体器件含有一公共总线(5)以及多个由连接(L₀₀，L₀₁，…，L₃₃)串联起来的宏(1，2，3)，上述各个宏都由以下部分组成：内部电路(11，21，31)；缓冲区(12，22，32)，它们连接于上述内部电路的输入端与上述公共总线之间；寄存器(13，23，33)，它们与上述公共总线相连接；以及逻辑电路(14，24，34)，它们与上述内部电路和上述寄存器的输出相连，用于选择上述内部电路的输出信号与上述寄存器的输出信号之一，上述方法的特征在于包括以下步骤：

对上述宏中第一个宏的内部电路进行复位；

在上述第一个宏的内部电路被复位之后，通过上述公共总线将测试数据写入上述第一个宏的寄存器；

通过上述公共总线从与上述第一个宏的输出相连的上述第二个宏的缓冲区中读出数据；及

将上述读出的数据与上述测试数据进行比较。

9.一种用于对半导体器件进行测试的方法，该半导体器件含有一公共总线(5)以及多个由连接(L₀₀，L₀₁，…，L₃₃)串联起来的宏(1，2，3)，上述各个宏都由以下部分组成：内部电路(11，21，31)；缓冲区(12，22，32)，它们连接于上述内部电路的输入端与上述公共总线之间；寄存器(13，23，33)，它们与上述公共总线相连接；以及逻辑电路(14，24，34)，它们与上述内部电路和上述寄存器的输出相连，用于选择上述内部电路的输出信号与上述寄存器的输出信号之一，上述方法的特征在于包括以下步骤：

为上述输入端提供测试数据；

通过上述公共总线从上述宏的第一级的缓冲区中读出数据；以及

将上述读出的数据与上述测试数据进行比较。

10.一种用于对半导体器件进行测试的方法，该半导体器件含有一公共总线(5)以及多个由连接(L₀₀，L₀₁，…，L₃₃)串联起来的宏(1，2，3)，上述各个宏都由以下部分组成：内部电路(11，21，31)；缓冲区(12，22，32)，它们连接于上述内部电路的输入端与上述公共总线之间；寄存器(13，23，33)，它们与上述公共总线相连接；以及逻辑电路(14，24，34)，它们与上述内部电路和上述寄存器的输出相连，用于选择上述内部电路的输出信号与上述寄存器的输出信号之一，上述方法的特征在于包括以下步骤：

对上述宏中最后一级宏的内部电路进行复位；

在上述最后一级宏的内部电路被复位之后，通过上述公共总线将测试数据写入上述最后一级宏的寄存器；以及

将上述输出端的数据与上述测试数据进行比较。