[发明专利]含有宏的半导体器件及其测试方法

说明书

本发明涉及一种含有多个电路块(宏)的半导体器件(如单片机)及一种用于测试该半导体器件的方法。

在现有技术中所用的单片机中，多个宏被由输入端与输出端之间的连接串联起来。为了测试这些连接，就需提供一条边界扫描路径。应该注意，边界扫描路径也被用于测试宏的功能。这将在后面进行详细说明。

但是，在上述现有技术中所用的单片机中，当宏的数目及其连接的数目增加时，就需要有一定的面积以用于边界扫描路径的硬件。因此，集成度就会被降低。另外，也不可能完全地测试这些连接。

本发明的一个目的是提供一种含有多个宏的半导体器件，它能够提高集成度并能完全测试宏的连接。

本发明的另一个目的是提供一种用于测试这种半导体器件的方法。

根据本发明，提供一种半导体器件，包括公共总线以及多个串联连接的宏。各个宏都由内部电路、连接在内部电路的输入端与公共总线之间的缓冲区、与公共总线相连的寄存器以及用于选择内部电路的输出信号与寄存器的输出信号之一的逻辑电路组成。

通过以下与先前工作进行比较的文字说明并参考附图，本发明将变得更加清晰易懂。在附图中：

图1的电路框图显示出了现有技术中所用的单片机；

图2的电路框图显示出了本发明所述单片机的第一实施例；

图3是图3所示宏的详细电路图；

图4A，4B和4C的流程图显示了图3所示测试电路的工作步骤；

图5的电路图是对图2所示电路的修改；

图6的电路框图显示出了本发明所述单片机的第二实施例；

图7是图6所示宏的详细电路图；

在对本发明的优选实施例进行说明之前，首先将参考图1对现有技术中的单片机进行说明。

在图1中，宏101，102和103被串联连接在输入端IN₀，IN₁，IN₂和IN₃与输出端OUT₀，OUT₁，OUT₂及OUT₃之间。宏101，102和103受中央处理器(CPU)104的控制。

为了对输入端IN₀，IN₁，IN₂和IN₃与宏101之间的连接L₀₀～L₀₃，宏101与102之间的连接L₁₀～L₁₃，宏102与103之间的连接L₂₀～L₂₃以及宏103与输出端OUT₀，OUT₁，OUT₂和OUT₃之间的连接L₃₀～L₃₃进行测试，设置了一条边界扫描路径。应该注意，该边界扫描路径也被用于测试宏101，102和103的功能。

上述边界扫描路径由以下部分组成：与输入端IN₀，IN₁，IN₂和IN₃连接的4位移位寄存器105，与宏101的输入连接的4位移位寄存器106，与宏101的输出连接的4位移位寄存器107，与宏102的输入连接的4位移位寄存器108，与宏102的输出连接的4位移位寄存器109，与宏103的输入连接的4位移位寄存器110，与宏103的输出连接的4位移位寄存器111，以及与输出端OUT₀，OUT₁，OUT₂及OUT₃连接的4位移位寄存器112。寄存器112，111，110，109，108，107，106和105被串联连接在数据输入端TDI与数据输出端TDO之间。

另外，为了控制这条边界扫描路径，还需提供与时钟端TCK和宏选择端TMS相连的测试访问端口(TAP)控制电路113，与输入数据端TDI相连的指令寄存器114，与输入数据端TDI相连的旁路寄存器115，用于选择边界扫描路径与指令寄存器114之一的选择器116，以及用于选择边界扫描路径与旁路寄存器115之一的选择器117。

在正常模式中，全部移位寄存器105至112都被CPU 104置于导通状态。其结果使得移位寄存器105至112不会对宏101，102和103的操作产生影响。