[发明专利]时钟信号控制方法及电路和使用其的数据传输装置

说明书

本发明涉及时钟信号控制电路及其方法和使用其的数据传输装置，特别是，涉及适合于用于对高速通信所用接口进行时钟控制的脉冲信号的相位误差均衡电路和使用其的数据传输装置。

在现有技术中，两相以上的多相时钟的分配是用图17(a)所示的电路构成对各相位成分进行中继放大、分配。而且，虽然在图中省略了，但存在互补的信号(两相)通过使互补信号相互作用的中继电路进行分配的情况，但最大限度是两相。因此，如图17(b)的时序图所示的那样，象输入时钟P₀～P₇的P₂那样，在存在相位误差td的情况下，通常会有这样的缺点：象Q₂那样，附加相位误差被原样进行放大，或者，如Q₅所示的那样，加入了新的相位误差。

在图18中显示了产生多相时钟或者倍增时钟的数字PLL电路的一个例子。在该现有例子中，把第一至第四延迟电路列901至904分别通过第一至第四切换器905～908进行串联排列，输入第一时钟911之后，分别输出第二～第五时钟912～915。其中，用相位比较器909来比较第五时钟915和第一时钟91l，根据由相位差产生的UP信号916或者DOWN信号917，计数器910输出控制信号918，用该控制信号918来控制第一切换器905、第二切换器906、第三切换器907、第四切换器908，以使第一时钟911与第五时钟915的相位接近。由此，形成发生等间隔的4相时钟的第一至第四时钟的结构。在倍增时钟的情况下，形成使用该多相时钟来发生倍增时钟的结构。

虽然其他部分在图面中省略了，但可以看出是把延迟电路列配置成链状来控制链的段数及周次次数的方式。在这些数字PLL电路中，原样分配由控制延迟单位的量化误差所产生的多相时钟的相位误差及该多相时钟的相位误差引起的倍增时钟的周期变动。

这样，当分配多相时钟信号时，在各时钟的中继放大电路间没有相互作用，因此，当增加中继放大电路数量而使分配多相时钟信号的距离变长时，随着各中继放大电路的延迟时间等的偏差，相位间的误差逐渐放大，因此，提出了把分配多相时钟信号的距离限定在相位误差内这样的课题。

图19是表示实际分配多相时钟的应用例子的图。图19的接收电路1001是这样的电路：为了得到与从日本专利公开公报特开平10—190642号等所见到的接收数据1002的比特相同步的重放时钟1005，在时钟选择电路1003中，使用接收电路1001的变移点来选择多相的时钟P0至Pn(时钟的相数为任意的，n为整数)，接着，使用重放时钟1005来得到闩锁数据1006。该接收电路通常象图20所示的那样，通过把从参考时钟1007发生所希望相数的多相时钟P0至Pn的PLL(锁相环)1008和多个接收电路1009—0至1009—m进行组合来使用。在此情况下，就需要把多相时钟P₀至P_n引入多个接收电路1009—0至1009—m，其间需要保持多相时钟的相间相位差。

图21、图22是这样的方案：以多相时钟的各相位，把接收数据取入各自的闩锁电路，作为并行数据，在LSI内部进行处理，当输出时，再次以多相时钟依次输出并行数据，而作为串行数据进行输出。