[发明专利]形成位线接触和进行离子注入的方法

说明书

本申请是1997年4月29日提出的第97110966号申请的分案申请。

本发明涉及一种在半导体基底上进行离子注入的方法，特别是涉及一种利用控制在一半导体的基底内的注入轮廓线(implantation profile)的表面形态(morphology)而限制缺陷的形成的方法。

集成电路存储器的储存密度有一种持续增加的趋势，以在单一晶片上寻求数据存储量的增加。比起在多个晶片上所提供的相当的存储容量，单个较高密度的存储器所提供的是更为紧密的存储器，且就单位位元的角度而言，其成本也较低，大致而言，这些较高存储密度的元件比起较早期的低密度晶片，通常具有相当精密或更为精进的性能。一直以来，集成电路元件密度的增加，有部分原因是由于缩减诸如连线与晶体管栅极的结构尺寸，以及减小构成集成电路元件的结构部件之间的分隔距离的缘故。电路结构尺寸大小的缩减，通常是用来满足制作集成电路元件的缩小设计法则。

在动态随机存取存储器(Dynamic Random-Access Memories；DRAM)内，数据的存储通常是利用在一半导体基底表面上所形成的一个电容阵列之中，对每一个电容选择性地充电或放电而实现的。大部分的情况下，二进制数据的单个位元储存于一个电容之内，其电容放完电后的状态代表逻辑0，而电容的充电状态则代表逻辑1。在一给定的操作电压之下，在可以稳当地制作出来的电极分隔距离，以及通常被应用于电荷储存电容的电极间的电容电介质的介电常数之下，存储器电容的电极的表面面积决定了其可以储存于电容内的电荷的量。存储器的读与写动作利用选择性地将电荷储存电容耦接至一条位线上，以便将电荷传输进入电荷储存电容，或由电荷储存电容传输出去而进行的。通常是使用场效晶体管(FET，field effect transistor)而将电荷储存电容选择性地耦接至位线上。位线接触通常是拉到传输FET的源／漏极电极中之一，而电荷储存电容则通常被制作成与传输FET的另一源／漏极电极接触。字线信号则被供应给FET的栅极，以将电荷储存电容的电极经由传输FET而连接至位线，以便进行电荷储存电容与位线之间的电荷传输。

图1以示意方式显示现有的DRAM的两个存储单元在制作程序中间阶段的横截面图。图中的DRAM存储单元制作于一P型基底10上，其包括可与其他邻近的存储单元隔绝开的厚场氧化区12。利用将场氧化区12之间的有源元件区的一部分加热氧化，便可以形成一栅极氧化层14，而多晶硅栅电极16则被形成于栅极氧化层14之上。图1中所显示的两个栅电极16分别为图中两个存储单元的两个独立传输FET的部分构造。多晶硅栅电极16利用在基底上沉积一层未掺杂的多晶硅而形成，通常是使用低压化学气相沉积(LPCVD，low pressure chemical vapor deposition)法进行沉积，再将杂质注入多晶硅中，并使杂质活化，以便使得多晶硅层变得具有导电性。栅电极接着再利用现有的光刻技术进行成像。在多晶硅栅电极16上面提供有一层硅氧化物18，以便在后续的工艺步骤中保护栅电极，且此氧化层18也经常在后续的蚀刻步骤中用作蚀刻阻挡层。在进行源／漏极注入工艺步骤(后面将讨论)时，还提供有邻接着栅电极的侧壁氧化物间隔构造20。在栅电极16形成时，将不同栅电极连接起来的连接线22也在场氧化物区12上同时形成。由于连接线通常是在用来形成栅电极16的相同工艺步骤之中同时制成的，因此连接线会具有与之相似的构造，由利用氧化物层24所覆盖的多晶硅线22构成，并具有沿着连接线22形成的侧壁氧化物间隔结构26。

经掺杂的源／漏极区28，30与32形成于多晶硅栅电极16的两侧，以便界定传输FET的通道区。传输FET所共通的源／漏极区30作为图中所显示的两存储单元的位线接触之用。主要应用在现代存储器与逻辑元件等型式的用途中的小设计法则存储晶体管，通常会使用轻掺杂漏极(LDD，lightly-doped drain)的构造。源／漏极区28，30与32通常是以两个步骤的工艺制作，先以相对较低程度的掺杂物质进行注入作为开始，其可与多晶硅栅电极16自动对准。再利用首先在元件上沉积一层CVD氧化物，然后对氧化物层进行各向异性回蚀，以便将源／漏极区28，30与32上的基底暴露出来，以使间隔氧化物区20形成于栅电极16的两侧。CVD氧化物层的回蚀刻在多晶硅栅电极16的两侧，以及多晶硅连接线22的两侧，都产生了间隔氧化物区20。在间隔氧化物区20已形成于多晶硅栅电极16的两侧之后，第二次的较高浓度离子注入程序便可以在与间隔氧化物区20自动对准的方式之下，针对源／漏极区28，30与32进行，以便完成源／漏极区的制作。