[实用新型]一种数字直接频率合成加锁相环式的跳频频率综合器

说明书

本实用新型涉及一种无线电通信领域中的频率源，特别适用于要求提供低相位噪声、低杂散的宽带小步进跳频频率综合器。

目前无线电工程中用来实现宽带小步进跳频频率综合器的方法很多，主要有以下几种方法：一种是采用多级锁相环路实现，但是它的体积、跳频转换时间、功耗、可靠性、最小步进、相位噪声等很难兼顾；第二种是采用模拟直接频率合成技术，它有较快的频率转换时间，这种方案也有体积、功耗、可靠性、最小步进等很难兼顾的问题；第三种是采用数字直接频率合成技术，以下简称DDS，我们知道DDS具有极低的相位噪声、极小的频率步进、极快的频率转换时间，但存在某些点上的杂散比较大，在输出频率提高时杂散会更加严重，这种方案用在几十MHz以下时比较合适，当用于上百MHz时它的杂散就难以满足高性能指标。

本实用新型的目的在于避免上述背景技术中的不足之处而提供一种既保留了DDS的极低的相位噪声、极小的频率步进的优点，又能使DDS的杂散功率在锁相环环路带宽以内不增加、在锁相环环路带宽以外得到抑制的数字直接频率合成加锁相环式的宽带跳频频率综合器，并且本实用新型还具有电路及结构简单，易调试生产，体积小，成本低等特点，特别适合用作跳频通信设备中的频率源。它的跳频转换时间介于直接频率合成技术与锁相频率合成技术之间。由于本实用新型的频率驻留时间不受限制，所以本实用新型除了可以用作跳频频率综合器外，也可以用作普通的宽带频率综合器。

本实用新型的设计理论如下：

我们知道受DDS本身原理的限制，DDS的输出必然存在杂散。在采用DDS加锁相环的方案中，以DDS的输出加到锁相倍频器的方案最为流行，在对杂散要求不高时，这种方案还可以应用，但是在对杂散要求比较严时，根据锁相原理在环路带宽以内的杂散与相位噪声的功率就要增加 ΔP = 201 ogN - - - ( 1 ) ]]>式(1)中：为杂散与相位噪声功率的相对增加量

N为DDS输出频率的最终倍频比

由式(1)可知，当最终倍频比比较大时，受锁相环本身特性的限制，以DDS的输出加到锁相倍频器的方案的杂散不可能做的很好；而且DDS优良的相位噪声性能也不会存在。本实用新型采用的方案DDS的输出频率不会倍增，而且条件允许时还可以通过分频后再加到相加锁相环上，这样环路带宽以内的杂散与相位噪声的功率还要衰减， ΔP = - 201 ogN - - - ( 2 ) ]]>式(2)中：为杂散与相位噪声功率的相对衰减量

N为DDS输出频率的最终分频比

由此可知采用本实用新型避免了直接锁倍DDS的输出而造成在PLL环路带宽以内的杂散与相位噪声的恶化，从而提供一种宽带微步进具有优秀的杂散与相位噪声的频率源。我们知道要想提高跳频频率综合器的频率转换时间有两种途径：一是增加锁相环的环路带宽，但增加锁相环的环路带宽要受到鉴相频率的限制，最大只能取到鉴相频率的五分之一；二是采用高速数模转换器进行频率预制，这种方案虽然比较复杂，但由于相加锁相环本身就需要进行频率预制，所以这种方案特别适合用在本实用新型中，在实际的应用中这两种方法都要用到。