[发明专利]具有晶体管栅极绝缘体的半导体器件

说明书

发明领域

本发明总的说来涉及半导体器件及其制造工艺，更具体地说，涉及半导体器件及其各晶体管采用绝缘体的制造过程。

发明背景

电子工业继续依赖半导体技术的进步来达到在更为小巧的表面提高器件功能的目的。在许多用应用场合，提高器件的功能需要将大量的电子器集成在单一的硅圆片上。此外，圆片内许多个别的器件制造得体积越来越小。随着单位面积硅圆片电子器件数量的增加，和随着各器件体积的减小，制造过程变得困难了。

目前已制造出种类繁多的半导体器件，这些半导体器件在多种学科领域有各色各样的用途。这类以硅为基础的半导体器件经常包含金属氧化物半导体(MOS)晶体管，例如p沟MOS(PMOS)、n沟MOS(NMOS)和互补MOS(CMOS)、双极互补MOS(BiCMOS)，和双极晶体管。

这些半导体器件各个通常含有一个半导体衬底，衬底上形成有许多有源器件。器件类型不同，器件的具体结构也不同。举例说，在MOS晶体管中，有源器件通常包括源漏区和栅极，栅极的作用是调制源区与漏区之间的电流。

器件小到0.18微米以下时，栅绝缘的厚度达量子力学领域。这个领域中使用的一种栅绝缘材料是二氧化硅。现行研究的结果表明，二氧化硅的厚度为20-25埃时会使隧道电流大到不能接受的程度。为解决这个问题，开始有人研究用介电常数更大的材料代替二氧化硅。这样可以采用较厚的栅绝缘，降低栅隧道电流而无需减小栅电容。然而，大电容会提高栅与源漏极间的电容或搭接电容并使晶体管性能下降，因而在栅极与源漏极的搭接区是不希望有大电容的。栅极与漏极间的电容在开关过程中由于密勒效应而得到放大，因而对晶体管的性能特别关键。

过去对这个问题进行的工作大部分集中在覆盖在源漏区上的栅氧化层的加厚上，目的是减小搭接电容。这样做只能适当减小搭接电容，却在栅极中产生应力。

随着对提高这类以MOS为基础的电路的密度的要求不断升级，越来越需要降低电路各不同方面的固有能耗量，并最大限度地减小制造工艺引起的复杂性和不足之处。

发明简介

本发明的目的是提供一种不仅能满足提高功能器件体积小巧化的要求而且足以使栅区与沟区绝缘和提高晶体管性能的晶体管栅绝缘材料。这里以一些实施例和应用实例说明本发明下面简单介绍其中一些实例。

按照本发明的一个实施例，本发明是提供一种半导体器件，其中的晶体管的源区和漏区为沟区所分隔。栅极覆盖住沟区、覆盖住部分源区和覆盖住部分漏区形成。绝缘区构制和配置得使栅极与沟区绝缘，且与源漏区绝缘。绝缘区的第一种材料基本上配置得使其覆盖住沟区，介电常数高，绝缘区的第二种材料基本上配置得使其覆盖住部分源区且覆盖住部分漏区，介电常数较低得多。

在另一个实施例中，本发明提供一种制造半导体器件的方法。所述半导体器件有一个为沟区所分隔的源漏区和一个绝缘区。绝缘区经过过度蚀刻，在栅极毗邻源漏区的四角形成凹口。凹口中形成有第二种材料。

在本发明的又另一个实施例中，提供了一种半导体器件，包括一晶体管，其源区和漏区为沟区所分隔。栅极覆盖住沟区、覆盖住部分源区且覆盖住部分漏区形成。绝缘区构制和配置得使栅极与沟区绝缘，且与源漏区绝缘。绝缘区有一个覆盖住沟区配置旨在提供高介电常数的部分。绝缘区还有一个覆盖住部分源区且覆盖住部分漏区配置旨在提供低得多的介电常数的部分。

本发明的上述简介并不想说明本发明的各实施例或应用实例。下面的附图和详细说明更具体地举例说明这些实施例。

附图简介

结合附图阅读下面的详细说明可以更全面地理解本发明。附图中：

图1是本发明一个实施例的半导体器件的截面图，其中绝缘区毗邻源区、漏区、沟区和栅区；

图2是本发明另一个实施例的半导体器件的截面图，其中半导体器件具有源区、漏区和沟区，第一绝缘区的介电常数高，栅区覆盖住绝缘层；

图3是本发明另一个实施例的半导体器件的截面图，其中除去了高介电常数的部分第一绝缘层；

图4是本发明又另一个实施例的半导体器件的截面图，其中第二绝缘层的介电常数低；

图5是本发明又另一个实施例的半导体器件的截面图，其中除去了介电常数低的部分第二绝缘层。

虽然本发明可以修改成种种形式和取另一种形式，但附图中举例示出和即将详细说明的是其某些特殊形式。但应该理解的是这里的意图并非想将本发明局限于所述的具体实施例，相反旨在使本发明包括所有属于本发明在所附权利要求书中所述的精神实质和范围的修改方案、等效方案和其它方案。详细说明