[发明专利]集成存储器及相应的工作方法

说明书

本发明涉及一种具有存储单元和差动读放大器的集成存储器，所述存储单元排列在字线与位线的交叉点中。

在Betty Prince：“半导体存储器”，John Wiley&Sons，WestSussex，1996年第2版，第5.8.5章以及附图5.14中曾讲述过一种DRAM形式的集成存储器。其中是一对位线与一个差动读放大器相连。这是一种典型的DRAM装置。从该书的附图6.54(e)也可以得知，DRAM的存储单元被布置在字线与位线对的两个位线所形成的交叉点中，且所述的位线对与同一读放大器相连。

本发明所基于的任务在于提供一种集成存储器，其中可借助一种差动读放大器来放大需读取的数据，而且该存储器具有位置节省的结构。

该任务利用权利要求1所述的集成存储器来实现。

在本发明的集成电路中，所述的差动读放大器通过一种多路转换器被接至三个位线，而且所述的多路转换器根据其控制把所述读放大器的差动输入电连接到与其相连的三个位线中的任意两个上。

因此，与现有技术不同的是，本发明存储器中的读放大器并不总是与同一位线对相连。更具体地讲，可以得出三个不同组合的位线对，它们具有不同的、由三个位线中的各两个形成的组合。

根据本发明的扩展方案，所述的集成存储器具有第一类型的字线、第二类型的字线、以及第三类型的字线，所述的第一类型字线在其与第一及第二位线的交叉点中具有存储单元，所述的第二类型字线在其与第一及第三位线的交叉点中具有存储单元，而所述的第三类型字线在其与第二及第三位线的交叉点中具有存储单元。

本发明的工作方法适合于集成存储器的这种扩展方案的工作。据此，每次在与同一字线相连的两个存储单元中存入并协的数据，然后再读出，而且在读或写访问时将与所述两个存储单元相连的两个位线通过多路转换器而电连接到读放大器的差动输入上。于是，在写或读访问中，通过所属的字线来选定布置在与三个位线中的两个所形成的交叉点中的两个存储单元，并将其接至所属的位线。所述两个相关的位线通过多路转换器被连到读放大器上，以便在写入时同时向两个存储单元中写入数据，以及在读出时同时从两个存储单元读出数据。由于所述的读放大器是差动式地工作的，所以当它对与其电连接的两个位线进行写访问时，总是产生并协的信号，以便还向所述属于同一字线的两个存储单元中写入并协的信号。在对这些存储单元进行读访问时，所述相互并协的数据又被读出来，并通过所述读放大器放大。

下面借助示出了本发明实施例的附图来详细讲述本发明。其中：

图1示出了本发明集成存储器的一部分，

图2示出了图1所示实施例的信号表，

图3示出了图1所示存储器的存储单元，以及

图4示出了图1所示存储器的较大一部分。

图1示出了本发明的DRAM形式的集成存储器。该存储器在字线WLi与位线BLi的交叉点中具有存储单元MC。该存储单元MC为图3所示的类型。它涉及具有存储电容C的1晶体管-1电容式的存储单元，所述电容C的一个电极接在参考电位上，而另一个电极则通过选择晶体管T与所属的位线BLi相连。所述选择晶体管T的控制端接在所属的字线WLi上。

在图1中，所述的存储单元MC是用字线与位线的交叉点中的粗点来标示的。在图1中，三个位线BLi通过一个多路转换器MUX而被连至差动读放大器SA的差动输入端上。所述的读放大器SA与在DRAM中一样是普通构造的，因此不再详述。所述读放大器SA的上部端子通过第一晶体管T1和与之相并联的第二晶体管T2被接至第一位线BL1上。此外，所述读放大器SA的上部端子还通过第三晶体管T3被接到第二位线BL2上。所述读放大器SA的下部端子通过第四晶体管T4同样也接到第二位线BL2上。此外，该下部端子还通过第五晶体管T5和与之相并联的第六晶体管T6被接到第三位线BL3上。晶体管T1～T6均为n沟道晶体管。它们为多路转换器MUX的组件。第一晶体管T1和第六晶体管T6的门极被接在第一控制输入MUX0上，第三晶体管T3和第五晶体管T5的门极被接在第二控制输入MUX1上，而第二晶体管T2和第四晶体管T4的门极被接在第三控制输入MUX2上。