[发明专利]具有位线泄漏控制的双阈值电压SRAM单元

说明书

发明背景

发明技术领域：本发明涉及集成电路，特别涉及具有双阈值电压和位线泄漏控制的存储器单元。

背景技术：静态随机存取存储器(SRAM)单元一般为快速从其读出和向其写入的位提供存储器储存。典型的SRAM单元有六个场效应晶体管(FET晶体管)。两个FET晶体管形成第一反相器和两个FET晶体管形成第二反相器，在电源和接地端之间。第一和第二反相器是交叉耦合的，使得在第一储存结点，第二反相器的输出端连接到第一反相器输入端，而在第二储存结点，第一反相器的输出端连接到第二反向器输入端。第一和第二交叉耦合的反相器形成闭锁电路，其中储存结点之一被拉向低电平，而另一储存结点被拉向高电平。六个晶体管的另外两个是传送FET晶体管，由字线导体上的字线信号控制。传送晶体管之一连接在位线和第一储存结点之间。另一传送晶体管连接在位线#和第二储存结点之间。在传送晶体管断开情况下，第一和第二储存结点与位线和位线#相绝缘，虽然这里可能存在某些泄漏。

在读过程，数据和数据#分别在位线和位线#上被予充电到高电平。当该字线被认定时，储存结点之一为低电平，而另一为高电平。取决于存储单元的状态，低储存结点开始使数据或数据#信号为低电平。一个读出放大器读出数据和数据#信号之间的差，并加速相应于低储存结点的不论数据或数据#信号哪一个的衰落，直到该储存结点为低电平。高储存结点保持高电平，而读出放大器可以通过数据或数据#信号止住存储结点的高电平(取决于存储单元的状态)。因此，在字线信号被去认定(de-asserted)后，读过程使存储结点保持在相同的逻辑状态。读出放大器提供状态的信号指示。

在写过程，响应于一个高或低值是否已写入一个写缓冲器，读出放大器电路使数据或数据#信号之一为高电平，而另一个为低电平。当字线信号被认定时，如果第一和第二存储结点的目前状态与数据和数据#信号的目前状态相同，则第一和第二存储结点保持相同。如果第一和第二存储结点的目前状态不同于数据和数据#信号的目前状态，则存储结点之一下拉，而另一存储结点上拉。当由两个交叉耦合的反相器形成的锁存器中第一和第二存储结点的状态改变时，该锁存器据信将倒转该状态。

和动态随机存取存储器(DRAM)不同，SRAM单元不要求重新刷新来保持其状态。相反，只要电源施加到电源端并且不存在泄漏，则在交叉耦合的反相器的锁存器中第一和第二存储结点的电压状态是稳定的。

但是，在SRAM单元中，在较大或较小程度上存在泄漏。为保持泄漏于低电平，阈值电压被保持相对高电平。例如，对于包含该存储器单元的集成电路的其他部分的晶体管，该存储器单元的晶体管的阈值电压可以更高。然而保持该阈值电压为高电平将同时降低转换速度和高速缓冲存储器的性能。因此，需要使存储单元具有低泄漏和快存取的结构和技术。

概述

在某些实施例中，本发明包括一个集成电路，该电路包括一条位线和一条位线#，多条字线，和多个存储器单元。存储器单元每个相应字线之一，每个分别包括连接在第一和第二存储结点间的第一和第二通路晶体管，以及位线和位线#，分别地，相应的字线连接到第一和第二通路晶体管的栅极。存储器单元包括交叉连接在第一和第二存储结点之间的第一和第二反相器，其中第一和第二通路晶体管每个具有比作为第一和第二反相器的晶体管更低的阈值电压。连接到该字线的字线电压控制电路有选择性地控制在该字线上的字线信号。

在某些实施例中，字线电压控制电路认定用于相应于选择为读的一个存储器单元的一个所选择的字线的字线信号并欠驱动(underdriven)用于不相应于所选存储器单元的字线的字线信号。

附图简述

根据以下给出的详细说明以及本发明实施例的附图将更充分地理解本发明，但是，对于描述的特定实施例，不应当认为是对本发明的限制，而仅仅是说明和理解。

图1是按本发明某些实施例的存储器单元的示意表示。

图2说明通道长度和宽度的尺寸。

图3是包括按本发明某些实施例的存储系统的集成电路的示意表示。

图4是图3存储系统的存储单元列的示意表示。

详细说明

图1说明按本发明某个实施例的SRAM存储器单元10。存储器单元10代表以下方块图中描述和说明的其他的存储器单元。然而本发明并非局限于具有存储器单元10细节的存储器单元。在此所描述的FET晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)。