[发明专利]局部开槽工艺

说明书

背景

技术领域

本公开涉及到半导体制造，更确切地说是涉及到利用比较薄的抗蚀剂层开出穿过比较厚的硬掩模的深沟槽的改进了的方法。

相关技术的描述

在半导体工业中，存在着以越来越小的元件提供改进了的性能的巨大积极性。正如所有的半导体器件那样，半导体存储器被推向了性能极限。为了在一代比一代设计更高的水平下工作，常常要求半导体存储器元件的各种性能。在一个实施例中，对于提高用于动态随机存取存储器中的电容器单元的深沟槽的电容数值，存在着需求。

借助于增大深沟槽中存储节点的表面积，可以增大深沟槽电容器的电容。但增大单元的长度或宽度，由于各个行或列必须增大，故新尺寸沟槽的增大了的长度和/或宽度会影响半导体存储器件的布局面积。因此，这种方法是不可取的。

借助于增大沟槽的深度，也可以增大存储节点的表面积。已经证明这是困难的。深沟槽的深度已经受到用来在衬底中腐蚀深沟槽的硬掩模的限制。

参照图1，半导体存储器件10包括衬底12，最好是硅衬底。焊点叠层14被淀积在衬底12上。焊点叠层14可以包括氧化硅层16和氮化物层18。硬掩模层20被制作在焊点叠层14上。硬掩模层20可以包括例如硼硅酸盐玻璃。抗反射涂层(ARC)21被淀积在硬掩模层20上，以协助抗蚀剂层22的图形化。抗蚀剂层22被制作在ARC层21上，并在进一步工艺步骤中将要被腐蚀深沟槽的位置被图形化。抗蚀剂层22比较厚，厚度约为600-800nm。为了在稍后的步骤中提供充分的时间来腐蚀硬掩模层20和焊点叠层14，要求抗蚀剂层22的厚度至少为600nm。

参照图2，执行腐蚀工艺来形成腐蚀衬底12的掩模，以便制作深沟槽。常规的工艺腐蚀穿过ARC层21、硬掩模层20和焊点叠层14。虽然腐蚀相对于抗蚀剂层22有选择性，但抗蚀剂层22仍被腐蚀工艺侵蚀，因此，抗蚀剂层22必须保持足够的厚度。腐蚀延续直至到达衬底12。接着，如图3所示，从叠层顶部表面清除抗蚀剂层22和ARC层21。这就在腐蚀衬底12的顶部表面上提供了硬掩模层20。要理解的是，硬掩模层的厚度为600-800nm。由于腐蚀更厚的硬掩模层20可能需要更厚的抗蚀剂层22，而抗蚀剂层22的厚度受到光刻工艺的限制，故避免更大的厚度。若在腐蚀过程中抗蚀剂层22变得太薄，则由于腐蚀过程对层22的不可避免的损伤，在被腐蚀的窗口中会出现凹陷。这种凹陷是不可取的，它减小硬掩模层20的厚度，从而减小沟槽的可能深度。

参照图4，硬掩模层20为在衬底12中制作沟槽28提供了选择性腐蚀掩模。硬掩模20在腐蚀过程中被侵蚀，因而必须提供厚度足够的硬掩模层20。不幸的是，如上所述，硬掩模层20的厚度受到光刻工艺和抗蚀剂层22的厚度的限制。比较厚的硬掩模层可能需要更厚的抗蚀剂层22。因此，硬掩模层的厚度被限制，导致沟槽28的深度也受到限制。对于0.2μm规则，制作在衬底12中的常规沟槽的深度通常约为6-7μm。但为了增大沟槽电容数值以提高器件性能和成品率，希望沟槽深度更大。

因此，对于扩大半导体器件中深沟槽的深度的方法，存在着需求。对于提供能够在半导体工艺中给定的抗蚀剂厚度下采用更厚的硬掩模层的方法，也存在着需求。

发明的概述

根据本发明，在半导体制造中开孔的方法包括下列步骤：在衬底上提供焊点叠层；在焊点叠层上制作硬掩模层，此硬掩模层相对于焊点叠层可选择性地清除；在硬掩模层上图形化抗蚀剂层，此抗蚀剂层相对于硬掩模层可被选择性地清除并具有足以防止凹陷的厚度；相对于抗蚀剂层选择性地腐蚀硬掩模层直至焊点叠层；以及清除抗蚀剂层。在清除抗蚀剂层之后，相对于硬掩模层选择性地腐蚀焊点叠层，致使孔被一直开到衬底。

在半导体制造中制作深沟槽的方法包括下列步骤：在衬底上提供焊点叠层，在焊点叠层上制作硬掩模层，此硬掩模层相对于焊点叠层可选择性地清除，且硬掩模层的厚度大于大约700nm；在硬掩模层上图形化抗蚀剂层，此抗蚀剂层相对于硬掩模层可被选择性地清除并具有足以防止凹陷的厚度；相对于抗蚀剂层选择性地腐蚀硬掩模层直至焊点叠层；清除抗蚀剂层。在清除抗蚀剂层之后，相对于硬掩模层选择性地腐蚀焊点叠层，致使孔被一直开到衬底，并用硬掩模层作为掩模，腐蚀衬底以形成深沟槽，致使对于0.2μm规则，硬掩模层的厚度使深沟槽能够被制作成深度大于或等于7μm。