[发明专利]时钟信号发生器

权利要求书

1.时钟信号发生器，具有一个DDS电路(1)用于根据确定的第一频率(Fc_coarse)向上加频率字(N_coarse)并用于如果DDS电路(1)发生溢出则产生一个输出脉冲(MSB_coarse)

其特征在于，

预先规定一个电路布置(2、3)，以便确定参数值(R2)，该值与DDS电路(1)的理想溢出时刻(t_i)一致，并预先规定一个输出脉冲生成电路(19)，以便依赖于由该电路布置(2、3)确定的参数值(R2)在应用高于第一频率(Fc_coarse)的第二频率(Fc_fine)的情况下为输出时钟脉冲(MSB_fine)确定已校正时刻并在这个已校正的时刻输出这个输出脉冲。

2.按照权利要求1的时钟信号发生器，其特征在于，第一频率(Fc_coarse)和第二频率(Fc_coarse)彼此锁相地同步。

3.按照权利要求1或2的时钟信号发生器，其特征在于，DDS电路(1)在出现溢出后以一个相应的剩余值(R1)开始继续进行向上加频率字(N_coarse)，并且如此布置该电路布置(2、3)，即其根据这个剩余值(R1)确定与DDS电路(1)的理想溢出时刻一致的参数值(R2)并把该参数值供给输出脉冲生成电路(19)。

4.按照权利要求3的时钟信号发生器，其特征在于，DDS电路(1)把从对k*N_coarse求模2^m的计算中得出的值用作溢出后的剩余值(R1)，其中k表示用于确定溢出所要求的并与第一频率(Fc_coarse)一致的时钟周期(T_coarse)的数目，N_coarse表示频率字的值并且m表示DDS电路(1)的位宽。

5.按照权利要求3或4的时钟信号发生器，其特征在于，如此布置电路布置(2、3)，即其形成在频率值(N_coarse)和在DDS电路(1)溢出之后存在的剩余值(R1)之间的差，并且这个差值(R2)作为参数值被供给输出脉冲生成电路(19)。

6.按照权利要求3-5之一的时钟信号发生器，其特征在于，如此布置输出脉冲生成电路(19)，其以第二频率(Fc_fine)向上加另外的频率字(N_fine)，并在达到一个与由该电路布置(2、3)供给的参数值(R2)一致的计数器状态的情况下输出已校正的输出脉冲(MSB_fine)，其中第二频率字(N_fine)小于第一频率字(N_coarse)，并且在第二频率(Fc_fine)和第一频率(Fc_coarse)之间的整数比与在频率字(N_coarse)和另外的频率字(N_fine)之间的整数比一致。

7.按照权利要求6的时钟信号发生器，其特征在于，输出脉冲生成电路(19)包含一个累加器(6)和一个与累加器(6)连接的比较器(7)，

其中在累加器(6)上设置另外的频率字(N_fine)，并且累加器(6)向上加另外的频率字(N_fine)，并且

其中比较器(7)把累加器(6)的此刻计数器状态与由该电路布置(2、3)设置的参数值(R2)进行比较，并且如果累加器(6)的此刻计数器状态达到参数值(R2)，则产生已校正的输出脉冲(MSB_fine)。

8.按照权利要求3-5之一的时钟信号发生器，其特征在于，输出脉冲生成电路(19)以西格马-德耳塔调制器(12-17)的形式布置。

9.按照权利要求8的时钟信号发生器，其特征在于，输出脉冲生成电路(19)包含一个求值电路(18)，其对由西格马-德耳塔调制器电路(12-17)输出的位流求值，依赖于此为输出脉冲(MSB_fine)确定已校正时刻并在这个时刻产生已校正的输出脉冲(MSB_fine)。

10.按照权利要求9的时钟信号发生器，其特征在于，求值电路(18)包含一个脉冲计数器(20)用于对由西格马-德耳塔调制器电路(12-17)输出的位流计数并包含一个脉冲形成电路(21)用于在由脉冲计数器(20)确定的已校正时刻产生已校正的输出脉冲(MSB_fine)。

11.按照权利要求8-10之一的时钟信号发生器，其特征在于，由该电路布置(2、3)设置的参数值(R2)和在DDS电路(1)上设置的频率字(N_coarse)作为输入信号被供给西格马-德耳塔调制器(12-17)。