[发明专利]时钟信号发生器

说明书

本发明涉及按照权利要求1前叙部分的时钟信号发生器、特别涉及一个按照权利要求1的前叙部分的DDS时钟信号发生器。

DDS电路(直接数字合成器)用作调制器和用于信号合成的合成器。DDS电路原理上表明具有一个可变分配器系数的时钟分配器，也就是说DDS电路在一个任意可调整的信号频率上向下划分供给其的时钟频率。为了这个目的DDS电路包含一个累加器，其向上加或向上计数在其上面存放的、拥有一个确定值的频率字并且在达到确定的极限值的情况下，也就是说在溢出的情况下，再度以相应的剩余值从头开始并输出一个时钟边缘或时钟脉冲。这个时钟边缘在所谓的脉冲输出DDS电路中用于另外的信号处理。脉冲输出DDS电路表明一个特别简单的DDS电路类型，因为直接经过累加器的进位位(进位)或MSB(最高有效位)产生以前描述的时钟边缘并因此为此正弦ROM存储器还需要一个模/数转换器。

可是在每个溢出时产生错误，其依赖于时间分辨率、也就是说依赖于各应用的时钟频率。在DDS电路的累加器的进位位或MSB上传输由于时钟信号的有限时间分辨率引起的错误。如果在稳定输出频率的情况下提高时钟并因此应用较小的频率字，因为以较小的频率字可以准确达到溢出极限值，常常累加该频率字，则可以降低这个错误或者在输出脉冲中由此产生的抖动。因此DDS电路的时钟频率应当是尽可能高的。可是由于目前技术的可能性限制了时钟频率。眼下CMOS-DDS电路的最大时钟频率处于大约300MHz，其中从大约100MHz起电流消耗已经明显上升。对于移动电话因此此刻仅仅提供＜100MHz的时钟频率的CMOS-DDS部件，该部件虽然因此拥有低的耗电，另一方面由于上述原因在输出脉冲中有相对强的抖动。此外为特殊的应用预先规定大部分具有集成正弦ROM和模/数转换器的部件。

可以有选择地通过附加的信号后处理措施抑制或者消除在DDS电路的MSB中包含的并且与分别应用的时钟频率一致的抖动，可是这是极其复杂的并引起成本的相应显著上升。

因此本发明基于这个任务，如此布置一个根据事先描述的DDS技术建立的时钟信号发生器，即可以高效抑制或至少降低在由时钟信号发生器输出的输出脉冲中包含的抖动。

通过具有权利要求1的特征的时钟信号发生器解决这个任务。从属权利要求定义本发明的有益的和优选的实施形式。

根据本发明为了产生输出时钟脉冲或者输出时钟边缘而应用一个“快速”和一个“缓慢”DDS电路部分。“缓慢”DDS电路部分象通常以相对低的时钟频率一样工作，而“快速”DDS电路部分以一个这样的时钟频率工作，其高于“缓慢”的DDS电路部分的时钟频率。借助于“缓慢”DDS电路部分象通常一样向上技术确定的频率字并在发生溢出时产生一个输出脉冲。为了降低在因此产生的输出脉冲中包含的抖动，首先确定“缓慢”DDS电路部分的理想溢出时刻，也就是说这样时刻，如果在这个时刻产生输出脉冲，则在这个时刻不发生抖动，并依赖于此在理想的溢出时刻以较高的第二频率输出一个时钟脉冲。

通过应用较高的时钟频率降低抖动，对此另一方面仅仅提高一点电流消耗，因为以较高时钟频率驱动的DDS电路部分仅仅在“缓慢”的DDS电路部分MSB溢出期间，也就是说短暂地工作。

由二个DDS电路部分应用的频率必须彼此锁相地同步，因此较高频率是较低频率的整数倍。

例如可以通过具有连接在后面的比较器的累加器形成“快速”DDS电路部分，如此借助于“快速DDS电路部分”向上加小于“缓慢”DDS电路部分的频率字的第二频率字直到达到一个与“缓慢”DDS电路部分的理想溢出时刻一致的计数器状态，以便接下来输出一个输出脉冲，其边缘(MSB)时间上比由“缓慢”DDS电路部分产生的边缘明显精确。

此外以西格马-德耳塔转换器的形式可以实现以较高频率频率驱动的“快速”DDS电路部分。

本发明例如在移动电话中特别适合于信号合成，因为在此较低的电流消耗对于尽可能长的运行时间是特别有意义的。

下面根据优选实施例参考附图详细阐述本发明。

图1指出了在本发明中应用的DDS电路的普通结构，

图2A和2B指出了用于阐述基于本发明的原理的图解，

图3指出了电路布置的简化方框图，该电路布置用于确定参数值，该值体现在图1和图3中指出的“缓慢”DDS电路部分的理想溢出时刻，

图4指出了一个“快速”DDS电路部分的简化方框图，该电路部分根据本发明的第一实施例用于降低抖动，和