[发明专利]制造具有减反射膜的半导体存储装置的方法

说明书

技术领域

本发明涉及一种制造半导体装置的方法，所述半导体装置具有尺寸精确的亚微米特征。尤其可将本发明应用于以大约0.15微米及0.15微米以下的设计规则，制造在外围电路区域具有尺寸精确的栅极结构的半导体装置。

背景技术

由于对超大规模集成电路的高密度与高性能的需求日益升高，需要更高密度与更小特征尺寸的排列，然而要制造具有设计规则约为0.15微米及小于0.15微米(例如0.12微米及0.12微米以下)的尺寸精确度的半导体装置在实施上却有问题。

典型半导体装置包括一基底与该基底上的元件，如晶体管及/或存储单元。在该半导体基底上形成各种互连层将这些元件互相电连接并连接至外部电路。典型的传统制造技术包括在核心存储单元区域形成存储单元以及形成外围电路，对核心存储单元区域的特有构造的形成方法对外围电路区域的形成来说，往往不相称或未必最为适合。例如，传统方法需要在核心存储单元区域至少使用3个分立的光刻掩模，而在进行外围电路区域中栅极结构的图形形成(patterning)之前，从外围电路区域中的栅极层上的减反射膜(ARC)去除该光刻掩模。此种传统技术需要形成并去除用以蚀刻叠层栅结构的不同的光刻掩模，注入杂质离子以形成浅源极/漏极延伸部，以及注入杂质离子以形成中度或重度(浓)掺杂源极/漏极杂质区域。这些光刻掩模一般在外围电路区域形成栅极结构图形之前从外围电路区域去除。然而每次将光刻掩模从ARC剥除时，即会失去一部分ARC，从而在形成光刻掩模图形时，使其避免有害反射光的性能发生改变。结果在进行后续的下层栅极结构的图形形成时，遭遇重要尺寸精确度的损失。

随小型化的进展，包括在外围电路区域的尺寸精确度的损失成为极严重的问题。因此，尽管在核心存储单元区域要使用多个需要剥离的光刻掩模，仍需要能在外围电路区域形成精确的栅极结构图形的技术。

发明内容

本发明的一个优点是提供了一种半导体装置的制造方法，所述半导体装置在外围电路区域中具有尺寸精确的栅极结构。

以下说明本发明的其它的优点与特征。这些优点与特征可由本领域普通技术人员通过阅读以下说明和实施本发明而变得显而易见并且掌握。本发明的优点特别是可由所附权利要求所指出的部分实现。

依据本发明，以一种半导体装置(该半导体装置包括核心存储单元区域及外围电路区域)的制造方法部分实现了前述优点以及其它优点，所述方法包括下列步骤：(a)在存储单元区域形成第1栅极叠层，该第1栅极叠层依次包括：隧道电介质层；电荷储存电极层例如浮栅极层；电介质层；控制栅极层；以及减反射膜(ARC)；(b)在外围电路区域形成第2栅极叠层，该第2栅极叠层依次包括：电介质层；栅极层；以及ARC；(c)在核心存储单元区域及外围电路区域上面沉积第1层光阻材料；(d)在第1栅极叠层上形成第1光刻掩模(photoresist mask)；(e)在第2栅极叠层为第1层光阻材料所掩盖的情况下，蚀刻第1栅极叠层，从而形成至少1个第1栅极结构，此第1栅极结构依次包括：隧道电介质，电荷储存电极，栅极间电介质，控制栅极，以及ARC；(f)从核心存储单元区域去除第1光刻掩模，以及从外围电路区域去除第1层光阻材料；(g)在核心存储单元区域与外围电路区域上面形成第2光阻层；(h)在第2栅极叠层上面形成第2光刻掩模；(i)蚀刻第2栅极叠层以形成叠层栅结构，该栅极结构依次包括：栅极电介质，栅极，以及ARC。

本发明的各实施例又包括下列的操作步骤：从外围电路区域去除第2光刻掩模以及从核心存储单元区域去除第二层光阻材料；在核心存储单元与外围电路区域上面沉积第3层光阻材料；在核心存储单元区域上面形成第3光刻掩模；注入杂质离子而对应每一个叠层栅结构形成浅源极/漏极延长注入部；从核心存储单元区域去除第3光刻掩模以及从外围电路区域去除第3层光阻材料；在核心存储单元区域上面形成第4光刻掩模以及注入杂质离子而形成中度或重度掺杂源极/漏极掺杂部，后续的处理包括热处理以使离子注入区域激活。

本发明的其它优点可由本领域技术人员从以下为实施本发明所作的较佳实施例示范的详细说明而清楚地得知。由以下说明可知，本发明可有其它不同的实施方案，并且其若干细节可通过各种显而易见的方式进行更改，而完全不脱离本发明的范围。因此，应将附图及说明仅视为说明性质，而不具限定性。

附图说明

图1至图4表示对应于本发明一实施例的各顺序阶段。

具体实施方式