[发明专利]为了检查目的具有二重核心逻辑电路和硬件故障输入的集成电子组件

说明书

本发明涉及到具有很多接头，具有至少两个同类型的，按照同步运行方式运行的核心转换电路以及具有一个比较装置的一个集成电子组件，为了相互比较经过检查输入端将相互对应的核心转换电路输出端的信号输入给比较装置和比较装置有一个比较器输出端当这些信号不一致时用于输出一个故障信号。

在集成组件(IC)的很多应用中，特别是例如在交换技术系统或交通导向控制的符合应用的集成组件(A-SIC)中，由于安全技术原因要求更高的故障安全性。这是借助于集成转换电路内部的自监控和故障识别进行的。达到故障安全性的基本解决要点在于，将集成转换电路内重要的硬件部分制成为成倍的。因此转换电路包括的核心部件至少有两个同样的结构。这种成倍转换电路的运行方式例如是这样进行的，一个核心部件作为有效部件执行转换电路任务，而另外的核心部件是无效的和工作在空运转；或两个核心部件工作在微同步并联的“串联运行”中。

在WO94/08292 A1中叙述了成倍的处理器控制单元，这是由两个同样的，相互连接的各自具有一个处理器单元、一个RAM-数据存储器和外部设备转换电路的控制单元组成的。将每个处理器单元决定构成为，是否它是有效的或处于备用运行状态。有效处理器单元在RAM-存储器中的写入循环是与两个成倍的RAM存储器同步的或在两个RAM存储器的一个上进行的。备用单元保持备用状态直到由于有效单元故障将其调入，以代替目前的有效单元。因此按照WO 94/08292 A1成倍的处理器单元的有效性原则上是不同步的和这种成倍的方式相对于本发明对象的分类是不同的。

此外WO 94/08292 A1的两个处理器单元中的一个是用两个微处理器构成的，这些是按照微同步模式工作的。将两个微处理器的微同步性借助于一个比较器进行监控。比较器在任何时间监控两个处理器的地址信号，数据信号和控制信号的同一性；将偏差解释为有关处理器单元的故障。因此在成对微处理器上的微同步运行导致一个中断信号或者整个处理器单元的重新安排。在处理器单元内的成倍微处理器导致由统一节拍信号供应的“串联单元”。

对于本发明更重要的故障安全性的一个另外观点-这在上述WO94/08292 A1中当然没有涉及到-是涉及到借助于硬件-故障输入监控在故障情况时的性能。为了电子仪表的实验目的，特别是由客户从制造商验收时，除了其他之外将硬件故障进行仿真和将仪表的正确要求当出现这种故障时进行检查。此外将导线中断或插销接触，短路，互相拿错等进行仿真。一般来说试验是针对，是否和在仪表中这种故障识别，定位，追溯到其可能的原因到何程度和随后报告。例如将故障输入可以借助于中间适配器，开关，跳闸，专门组件，额外总线和很多其他方法实现。在所有这些方法中通过调整开关，插入专门组件等例如将数据和地址转换，产生中断和其他类似故障的功能的硬件故障输入。

申请人在DE 197 35 163 A1中叙述了借助于一个控制逻辑电路在具有至少一个硬件故障输入的电子组件上的硬件故障模拟，控制逻辑电路是这样构成的，将经过组件接头引出的数据输入端输入的故障信号进行解码，从中推导出用于故障控制的指令和在其基础上将故障控制信号放在至少一个故障控制输出端上，故障控制输出端是与故障输入的信号输入端相连接的。此外特别是可以将控制逻辑电路构成为组件的边界扫描试验逻辑电路的一部分和将数据输入构成为边界扫描试验逻辑电路的所谓的TAP-接口。

边界扫描，德文意思是边界检查，是建立在IEEE-标准1149-1基础上的和用于作为组件上集成的，标准化的试验逻辑电路，例如在“边界扫描试验：一个实际的方法”，H.Bleeker，P.van Ei jnden和F.de Jong，Dordrecht，Boston，Kluwer科学出版社1993，ISBN 0-7923-9296-5，中详细叙述的。边界扫描的初始目的是试验ICs之间的连接，在正常运行功能和控制一个ICs的自试验期间观察在IC-接头上的信号。在目前买到的ICs特别是ASICs中一般来说已经实现了边界扫描。