[发明专利]用于快擦写内存源极/漏极的固态源掺杂

说明书

本申请与在美国同日申请，申请号为09/420,220，名称为“NITRIDEPLUG TO REDUCE GATE EDGE LIFTING”，转让给本申请受让人的申请相关。

技术领域

本发明概括而言涉及浮栅型半导体装置，例如EEPROM。更具体地说，本发明涉及制造例如EEPROM的浮栅型半导体装置的方法。甚而更具体地说，本发明涉及制造这样的如EEPROM的浮栅型半导体装置的方法：其可减少栅极边缘掀起程度，减少源极区需要与栅极重叠的距离，从而可以制成具有更小尺寸的EEPROM。

背景技术

有一类称为“快擦”EEPROM(快擦编程只读存储器)装置的非易失性存储装置结合了EPROM的密度与EEPROM的可电擦除性的优点。使快擦EEPROM存储单元有别于标准EEPROM存储单元的一个特点在于与标准EEPROM存储单元不同，快擦EEPROM存储单元不含有与每一浮栅存储单元呈一对一(one-for-one)基础的选择晶体管(select transistor)。选择晶体管为一种晶体管，其使得可在内存装置内选择出个别的存储单元，并用来选择性地擦除某一特定存储单元。因为快擦EEPROM不具有针对每一浮栅晶体管的选择晶体管，所以快擦EEPROM存储单元不能够个别地擦除并因此而必须整批擦除，这种擦除可通过擦除整个芯片或通过擦除成页的存储单元组或体来进行。省略选择晶体管可使存储单元尺寸较小并使得快擦EEPROM相对于有可相比拟尺寸的标准EEPROM具有就制造产量而言(从存储容量上看)的优点。

典型地，在一片半导体基片(其也称为硅晶片)上形成众多快擦EEPROM存储单元。图1示范说明具有双扩散源极区的单一传统快擦EEPROM存储单元。如图1所示，在p-型基片110上形成快擦写存储单元100而且包括n型双扩散源极区102和n+漏极区104。所述漏极区104和源极区102彼此相隔开形成沟道区122。源极电极114和漏极电极112分别连接到源极区102和漏极区104。

双扩散源极区102由轻微掺杂的n区128(磷掺杂)和嵌入在深n区128之内经较浓掺杂但较浅的n+区130(砷掺杂)所形成。n区128内的磷掺杂会减低在源极区102与基片110之间的水平电场。

浮栅106以一短距离配置在源极区102、漏极区104和沟道区122上方，隔着一介电层118，该介电层118也称为隧道氧化区。在该浮栅106上方而且隔着介电层116设置控制栅108。所述介电层116典型地由氧化物/氮化物/氧化物层所形成，在半导体制造技术中称为ONO层。在该控制栅108上连接一控制栅电极120。尺寸L_栅极132代表快擦写存储单元100中所含各栅极的栅极长度。

在常规操作方法中，快擦EEPROM存储单元的编程(programming)通过从靠近漏极区104的一段沟道122诱导“热电子”注入浮栅106之内而完成。注入的电子使得浮栅106载有负电荷。将源极区102接地，将控制栅108偏压到相对高的正电压及将漏极区104偏压到中度正电压即可诱发出热电子。

例如，要对快擦写存储单元100编程时，将源极电极114连接到地，将漏极电极112连接到相对高的电压(通常+4伏至+9伏)并将控制电极120连接到相对高的电压电平(通常+8伏至+12伏)。电子会从源极区102加速通过沟道122到达漏极区104而在靠近漏极区104处产生“热电子”。某些所述热电子会穿过相当薄的栅极介电层118注入，并且捕获于浮栅106之内，从而给予该浮栅106一负电位。

在浮栅106上面蓄积充足的负电荷之后，浮栅106的负电位会提升叠层栅晶体管的门限电压，并于随后的“读取”模式中抑制电流通过沟道122。读取电流的大小则用来确定存储单元是否已经编程过。

反之，为了擦除快擦写内存装置，典型地经由将控制栅108偏压到一大负电压并将源极区102偏压到一低正电压，从而在隧道氧化物内产生足够大的垂直电场而将电子驱逐出浮栅106。隧道氧化物内的大垂直电场136会使贮存在浮栅106中的电子产生通过隧道氧化物而进入源极区102之内的Fowler-Nordheim(F-N)隧道。浮栅106中电子进入源极区102的隧道以箭头105表示。从浮栅106取出的电荷即产生门限电压位移。