[发明专利]紧密耦合式多处理器的快速多线程执行

说明书

发明背景

1.技术领域

本发明涉及多处理器的领域，尤其涉及多处理器中的多线程执行(multithreading)。

2.背景技术

采用多个处理单元的计算机系统提供了可以经济地取得的高效能，而超越了目前单处理器系统所能提供的效能。在一多重处理环境内，并不是将对一应用程序的所有处理集中在一单一处理器中，而是将工作分配到可由各别的处理器处理的若干群组或“执行线程”(“thread”)。因而将整体的处理负载分散到数个处理器，且可以平行的方式同时执行该等分散的工作。操作系统软件将程序代码的各个部分分配给若干可各别执行的执行线程，且通常将一优先级等级指定给每一执行线程。

超纯量多处理器在每一时钟周期中执行多个指令，并选择设计规范所允许的最短时钟周期，而可达到高效能。在本文的用法中，术语“时钟周期”(“clock cycle”)意指符合多处理器内的一指令处理管线的各阶段之一时间间隔。各储存装置(例如寄存器及阵列)根据该时钟周期而取得其值。例如，一储存装置可根据用来界定该时钟周期的一时钟信号之一上升缘或下降缘，而取得一值。该储存装置然后储存该值，直到该计算机系统的后续上升缘或下降缘为止。在本文的用法中，术语“指令处理管线”(“instruction processing pipeline”)意指用来以管线方式处理指令的逻辑电路。虽然可将管线分成用来执行指令处理的各部分的任何数目的阶段，但是指令处理通常包含下列阶段：提取指令、将指令译码、执行指令、以及将执行结果储存在该指令所识别的目的地。

多处理器的一个重要特征是多处理器利用平行处理的程度。平行处理是以平行的方式执行指令，而不是以循序方式执行指令。超纯量处理器以平行方式执行某些指令，而可识别并利用精细分割的指令层级的平行处理。然而，此类的平行处理受限于各指令间的数据相依性。此外，如前文所述，包含一个以上的处理器的计算机系统可分配计算机程序呈现的工作负载，而提升效能。藉由识别较高层级的平行处理，多处理器计算机系统可在各别的处理器上以平行方式执行较大的程序代码区段或执行线程。因为多处理器及操作系统无法识别可进行多线程执行的这些程序代码区段，所以是由应用程序代码本身来识别这些程序代码区段。一般而言，操作系统负责安排各执行线程在一多处理器系统中的各可用处理器间的执行时程。

平行多线程执行的一个问题在于：操作系统安排执行线程执行的时程时所涉及的控管作业使得较短的程序代码区段无法有效率地利用平行多线程执行。因此，无法达到平行多线程执行的潜在效能提升。

发明内容

本发明所说明的一种多处理器及方法大致解决了前文概述的问题。是以对称式多重处理系统的形式包含额外的电路，该对称式多重处理系统可在不涉及操作系统且没有操作系统的固有控管作业的情形下，对多个处理器上的多个执行线程进行时程安排及推测式执行。其有利之处在于：平行多线程执行更有效率，并提升了效能。

广义而言，我们所考虑的多处理器计算机包含多个处理器，其中该等处理器包含一寄存器文件(Register File)、一重新排序缓冲区、及用来支持推测式多线程执行的电路。此外，该多处理器计算机包含一个或多个重新排序缓冲区标记转换缓冲器、及一执行线程控制装置。该执行线程控制装置的配置被设定为储存并传输该等处理器间的指令。该执行线程控制装置及指令支持平行推测式多线程执行。

此外，我们所考虑的一种方法包含执行执行线程建立步骤，用以执行一第二处理器上的一第二执行线程，其中该建立步骤包含下列步骤：一第一处理器将建立指令传送到一第二处理器，其中是在该第二处理器上推测式执行该等建立指令。将一起始指令自该第一处理器传送到该第二处理器，而该起始指令开始以推测方式执行该第二处理器上的该第二执行线程。该第二处理器响应接收到该起始指令，而以与在该第一处理器上执行一执行线程平行的方式开始推测式执行该第二执行线程。响应在该第二处理器中使一终止指令退休，而终止该第二执行线程的执行。最后，响应该第二处理器接收到一撷取结果指令，而将该第二执行线程的执行结果传送到该第一处理器。

附图说明

若参阅下文中的详细说明并配合各附图，将可易于了解本发明的其它目的及优点。该等附图有：

图1是一微处理器实施例的方块图。

图2是一多处理器计算机实施例的方块图。

图3A示出两个微处理器及一执行线程控制装置。

图3B是执行线程建立、执行、及完成的流程图。

图4示出两个微处理器及一执行线程控制装置。