[发明专利]用以执行多重指令组的数据处理装置

说明书

本发明是有关于一种数据处理装置(Data Processing Apparatus)，特别是有关于一种用以执行多重指令组(Multiple Instruction Sets)的数据处理装置。

数据处理装置通常包括一处理器核，用以执行一预设指令组的程序指令。连同此处理器核外，还包括一系统存储器，以存储执行程序指令，以及一程序计数寄存器，用以指出在存储器中的下一指令的地址。然而，此一型式的装置仅允许执行一种类型的指令组。如能同时执行不只一个类型指令组的装置，则将会更具有弹性且功能更强大。

图1的框图示出了一传统执行两个指令组的数据处理装置的结构，其披露在名称为“Interoperability with multiple instruction sets”的美国第6,021,265号专利中。

如图1所示，在传统的数据处理装置中的一处理器核10包括一寄存器列(Register Bank)30、一布兹乘法器(Booth Multiplier)40、一位移器(Barrel Shifter)50、一32位运算逻辑单元(32-bit Arithmetic LogicUnit，ALU)60、以及一写入数据寄存器(Write Date Register)70。

此装置的其他的元件包括有一第一指令解码及逻辑控制器(Instruction Decoder & Controller)100，以及一第二指令解码及逻辑控制器110、一程序计数控制器(PC Controller)140、一程序计数器(Program Counter，PC)130、一多路复用器(Multiplexer)90、一数据读取寄存器120(Read-Data Register)、一指令流水线(InstructionPipeline)80、以及一存储系统20。

在此传统装置中，例如对于两个指令组，则需要分开的指令解码及逻辑控制方式。因此，第一指令解码及逻辑控制器100对第一指令组的程序指令进行解码，而第二指令解码及逻辑控制器110对第二指令组的程序指令进行解码。第一指令组的程序指令通常为32位，而第二指令组的程序指令通常为16位。如此，程序设计者可以使用具有较多功能的32位的指令组，或是使用16位的指令以在节省存储器大小之间做选择。

在其中必须包括一控制器，以便控制使用那一个指令解码器来进行现行程序指令的解码。这是藉由程序计数控制器140的设定，或是重新设定程序计数器130中的最大有效位(Most Significant Bit，MSB)或最小有效位(Least Significant Bit，LSB)来完成的。这样可控制多路复用器90以在第一及第二指令解码及逻辑控制器100及110做出选择。

在这种传统的装置中，指令组的类别是实时(Real time)决定的。也就是说，两个指令集可以混在一起，程序设计者可以在程序中任意决定要使用何种指令集，而不需要分别处理。然而，在硬件的设计上，传统装置却是需要两个解码器及逻辑控制器不停的解码与耗电。因此，这样的设计会造成处理器核10更多功率的消耗与需要更长的处理周期(Cycle)。这样将无法被目前追求的低功率与高震荡频率的趋势所接受。

另一个是设计成可以执行两个不同指令组的传统数据处理装置，其披露在名称为“Multiple instruetion set mapping”的美国第5,568,646号专利中。而其所披露的架构不需要控制器，以控制使用哪一个解码器对目前的程序指令作解码。也就是说，并不需要设定或是重新设定在程序计数器中的最大有效位(MSB)或是最小有效位(LSB)。

在一般的流水线式处理器(Pipeline processor)中，对于数据处理分为包括三个阶段，其一为取数阶段(Fetching Stage)、一为解码阶段(Decoding Stage)、另一为执行阶段(Executing stage)。在此专利中所披露的设计，系利用数据处理时的解码阶段。在一解码时钟脉冲中执行包括映射(Mapping)与产生控制信号(Decode)等两个步骤。不同的指令组指令系首先映射为一主要程序组指令，接着再根据此主要程序组指令解码产生控制讯号，以便控制处理器核执行此主要程序组指令。

然而，由于在解码阶段需要作映射的操作，将会大大的增加在解码阶段的周期时间(Cycle Time)。也就是，将很难进行高频率的设计。除此之外，其功率消耗也将会严重地增加。同样地，这种的硬件设计方式也将无法符合低功率和高频率趋势的需求。