[发明专利]半导体装置及其制造方法

说明书

本发明涉及SOI(绝缘体上的硅)结构的半导体装置及其制造方法，特别是涉及具有不到达埋入氧化膜的隔离绝缘膜(以下称为PTI(部分槽隔离))的半导体装置及其制造方法。

在具有由半导体衬底、埋入氧化膜和半导体层构成的SOI(绝缘体上的硅)结构的半导体装置中，由于利用埋入氧化膜和到达该埋入氧化膜的元件隔离(以下称为FTI(完全槽隔离))来包围有源区，即使形成CMOS晶体管，也不担心引起锁定(latchup)，此外，由于被形成在薄的半导体层中，故与直接在半导体衬底的表面中形成了晶体管的半导体装置相比，结电容小、可进行高速工作，同时功耗低。因此，特别是最近，预期可将其应用于携带装置用LSI等。

但是，与在半导体衬底本身中形成的晶体管不同，由于在现有的SOI结构的半导体装置中利用埋入氧化膜将半导体层与半导体衬底在电气方面进行了隔离，故在有源区中因碰撞电离现象发生的载流子(在nMOS中是空穴，在pMOS中是电子)滞留于沟道形成区的下方的半导体层内，由此，或是发生扭曲(kink)、或是工作耐压恶化，此外，存在由于衬底浮游效应而产生的各种问题，该衬底浮游效应是因沟道区的电位不稳定故产生延迟时间的频率依存性等而引起的。为了解决该问题，固定沟道形成区的电位的方法是有效的。在特开昭58-124，243号公报中公开了以这种方式固定了沟道形成区的电位的半导体装置。

近年来，在IEEE International SOI Conference，Oct.1999p.131-132等中进而公开了下述的结构：即，不是在每个晶体管中固定沟道形成区的电位，而是为了一并固定同一导电型的多个晶体管的沟道形成区的电位，利用PTI进行隔离来谋求微细化。

图22是示出现有的半导体装置的剖面图，在图中，101是半导体衬底，102是埋入氧化膜，103是p型半导体层，104是隔离氧化膜，105是栅绝缘膜，106是栅电极，107和108是n型源、漏区，109是侧壁绝缘膜，1010是布线，1011是层间绝缘膜，1012是p型杂质区，1013是接触孔。如图中所示，在PTI的情况下，邻接的二个晶体管间的隔离氧化膜104没有到达埋入氧化膜102，二个晶体管的沟道区呈连接的状态，对于同一导电型的多个晶体管，固定沟道形成区的电位用的布线1110被形成为与p型杂质区1012连接，该p型杂质区1012包含比p型半导体层103高的浓度的杂质，故其电阻较低。

此外，伴随微细化，将布线1010形成为延伸到隔离氧化膜104的表面上，(以下，称为无边界(borderless)接触结构)，谋求元件密度的提高。

图23是示出现有的半导体装置的剖面图。参照该图，与源、漏区107和108连接的布线1010分别以延伸到隔离氧化膜104的表面上的形状而被形成。

但是，即使在将隔离绝缘膜作成PTI结构、固定了沟道形成区的电位的半导体装置中，由于PTI下的半导体层薄(～50nm)，也存在产生衬底浮游效应的问题。这是因为，如果PTI下的半导体层薄，则随着离开固定了沟道形成区的电位的布线，该布线与晶体管之间的电阻变高，对晶体管特性产生影响。此外，根据离对沟道形成区的电位进行固定的布线的距离，在各晶体管的的沟道形成区的电阻中产生离散性，存在在元件特性中也产生离散性的问题。

此外，如果打算使用无边界接触结构使元件密度提高，则由于隔离氧化膜104与由TEOS氧化膜(四乙氧基硅烷)等构成的层间绝缘膜1011是同质膜，故在层间绝缘膜1011中形成接触孔1013时，存在隔离氧化膜104也被刻蚀的问题。

图24是示出现有的半导体装置的剖面图。如该图中所示，如果隔离氧化膜104被刻蚀，则由隔离氧化膜104下的p型半导体层103与源、漏区107或108形成的pn结与布线1010的距离变短，引起结漏泄电流的增加。

本发明是为了解决上述的课题而进行的，其目的在于得到一种在具备能一并地固定多个晶体管的沟道形成区的电压的PTI结构的隔离绝缘膜的半导体装置中抑制衬底浮游效应、隔离特性和耐压提高了的半导体装置及其制造方法。

此外，其目的在于得到一种即使在无边界结构的半导体装置中也能抑制结漏泄电流、实现了微细化和低功耗化的半导体装置及其制造方法。