[发明专利]一种通用异步串口控制器

权利要求书

1、一种通用异步串口控制器，包括通用异步串口控制器内部控制逻辑、数据发送逻辑和数据接收逻辑，其特征在于，还包括第一接口逻辑、第二接口逻辑、第三接口逻辑、第四接口逻辑、第五接口逻辑和CPUDMA寄存器；

所述的第一接口逻辑接收第一条系统总线的片选信号Ccs、读写信号Cwr和地址信号Caddr，生成的内部控制逻辑使能信号Cen发送到所述的通用异步串口控制器内部控制逻辑，生成的第一条系统总线读写使能信号(302)发送到所述的第四接口逻辑，生成的第一条系统总线数据寄存器使能信号(301)分别发送到所述的第三接口逻辑和第四接口逻辑；

所述的第四接口逻辑接收由通用异步串口控制器内部控制逻辑发送的控制逻辑读数据总线信号CdataR，以及由数据发送逻辑发送的数据寄存器读数据总线信号DrdataR，其选择端接收从所述第一接口逻辑发送的第二条系统总线数据寄存器使能信号(303)，其输出端连接到数据总线Cdata上；

所述的第二接口逻辑接收第二条系统总线发送的片选信号Dcs、第二条系统总线的地址信号Daddr和第二条系统总线的读写信号Dwr，生成的第二条系统总线数据寄存器使能信号(303)发送到所述的第三接口逻辑和第五接口逻辑，生成的第二条系统总线读写使能信号(304)发送到所述的第五接口逻辑；

所述的第五接口逻辑接收所述第二接口逻辑发送的第二条系统总线数据寄存器使能信号(303)和第二条系统总线读写使能信号(304)，从数据接收逻辑接收数据总线信号DrdataR，将其发送到第二条系统总线中的数据总线Ddata；

所述的第三接口逻辑由所述CPUDMA寄存器控制选择使用中央处理器模式还是DMA模式，接收第一条系统总线的数据总线Cdata、第二条系统总线的数据总线Ddata、第一条系统总线数据寄存器使能信号(301)、第二条系统总线数据寄存器使能信号(303)、第一条系统总线的读写信号Cwr和第二条系统总线的读写信号Dwr，向所述的数据发送逻辑输出数据寄存器写数据总线DrdataW和数据寄存器写使能信号DrWen，向所述的数据接收逻辑发送数据寄存器读使能信号Ren；

所述读写信号Cwr、地址信号Caddr和数据总线Cdata分别与所述通用异步串口控制器内部控制逻辑的相应端口Cwr、Caddr和CdataW直接相连接。

2、根据权利要求1所述的通用异步串口控制器，其特征在于，所述的第四接口逻辑由一组二选一选择器和三态缓冲器构成。

3、根据权利要求1所述的通用异步串口控制器，其特征在于，所述的第五接口逻辑采用一个三态缓冲器。

4、根据权利要求3所述的通用异步串口控制器，其特征在于，所述的三态缓冲器当第二条系统总线数据寄存器使能信号(303)和第二条系统总线读写使能信号(304)都有效时开通。

5、根据权利要求1所述的通用异步串口控制器，其特征在于，所述CPUDMA寄存器内只有一位模式选择位，控制所述第三接口逻辑选择中央处理器模式还是DMA模式。

6、根据权利要求5所述的通用异步串口控制器，其特征在于，在所述CPUDMA寄存器控制所述第三接口逻辑选择DMA模式的情况下，中央处理器可以在DMA访问数据寄存器时，通过第一条系统总线来访问控制寄存器和状态寄存器。

9、根据权利要求1所述的通用异步串口控制器，其特征在于，第一条系统总线的读写信号Cwr和第二条系统总线的读写信号Dwr在高电平时为写操作，在低电平时为读操作。

10、根据权利要求9所述的通用异步串口控制器，其特征在于，当所述的CPUDMA寄存器中的模式选择位选择CPU方式时，第一条系统总线的系统总线数据寄存器使能信号(301)和第一条系统总线读写信号Cwr进行“与”操作之后连接到数据寄存器写使能信号DrWen上；第一条系统总线的系统总线数据寄存器使能信号(301)和第一条系统总线读写信号Cwr的反相信号进行“与”操作之后连接到数据寄存器读使能信号DrRen上。