[发明专利]一种通用异步串口控制器

说明书

本发明涉及计算机系统，尤其涉及计算机领域中的数据交换领域。

目前，随着计算机应用的日益广泛，对计算机的运行速度、效率和稳定性等也提出了越来越高的要求，但是目前更多的情况却是，随着计算机的中央处理器速度的加快，而其运行效率却相对降低，这主要是由于在现有的计算机系统中，一个中央处理器连接在一条系统总线上，中央处理器直接和连接在系统总线上的各种设备通信，而且系统和外部进行数据交换的核心部件——通用异步串口控制器(UART)也只支持单条系统总线，并直接挂在这条唯一的系统总线，这样就使得中央处理器和系统中的DMA不能保持并行工作，严重地影响了系统运行的整体效率。在图1所示单系统总线系统中，中央处理器先对通用异步串口控制器进行初始化，当该通用异步串口控制器从外部接受到足够的数据时就向中断控制器发中断，这个中断经过中断控制器的判优处理，然后发送给中央处理器，中央处理器接受到这个中断后，查询中断控制器的中断向量控制器，判断是否是通用异步串口控制器发送的中断，然后中央处理器查询通用异步串口控制器的中断状态寄存器，如果是接受中断，就初始化相应的DMA控制寄存器，并退出对总线的控制权，由DMA申请系统总线的控制权；当DMA得到系统总线的控制权后，就独自占有系统总线，进行通用异步串口控制器的数据寄存器到存储器(片内或片外)的数据传输，当中央处理器在对DMA初始化时设置的数据量被DMA传输完成之后，DMA就取消对系统总线的控制，同时向中断控制器发出中断信号，该中断信号经过中断控制器的判优后，发送给中央处理器；中央处理器查询中断控制器的中断状态寄存器，当发现是一个DMA发来的中断信号，先取得系统总线的控制权，然后查询相应的DMA的中断状态寄存器，当发现是DMA所传输的数据已经全部传输完毕，就可重新设置DMA的控制寄存器；对于通用异步串口控制器的发送过程也相似。由于现有的通用异步串口控制器只能支持单总线结构，所以现有的系统所采用的基本都是单总线的结构，中央处理器和DMA都挂在同一条系统总线上，在DMA传输数据的时候，系统总线的控制权是由DMA独自占有的，中央处理器想查询相关的状态寄存器或者设置控制寄存器，都需要先得到总线的控制权，然后才能做相应的操作。同样，DMA如果需要传输数据，也要先取得系统总线的控制权，然后才能传输数据。这样中央处理器和DMA不能同时工作，整个系统的效率在总线控制权的相互传递中，损失了很多。而且对中央处理器的多次中断，都会严重影响系统的性能。

本发明的目的是提供一种支持双总线访问的、高效的通用异步串口控制器，以解决现有技术中的只能支持一条总线、效率低下的缺点。

为了实现上述目的，本发明构造了一种通用异步串口控制器，包括通用异步串口控制器内部控制逻辑、数据发送逻辑和数据接收逻辑，其特征在于，还包括第一接口逻辑、第二接口逻辑、第三接口逻辑、第四接口逻辑、第五接口逻辑和CPUDMA寄存器；

所述的第一接口逻辑接收第一条系统总线的片选信号Ccs、读写信号Cwr和地址信号Caddr，生成内部控制逻辑使能信号Cen并发送到所述的通用异步串口控制器内部控制逻辑，生成的第一条系统总线读写使能信号302发送到所述的第四接口逻辑，生成的第一条系统总线数据寄存器使能信号301分别发送到所述的第三接口逻辑和第四接口逻辑；

所述的第四接口逻辑由一组二选一选择器和三态缓冲器构成，接收由通用异步串口控制器内部控制逻辑发送的控制逻辑读数据总线信号CdataR，以及由数据发送逻辑发送的数据寄存器读数据总线信号DrdataR，其选择端接收从所述第一接口逻辑发送的第二条系统总线数据寄存器使能信号303，其输出端连接到数据总线Cdata上，所述的数据总线Cdata的另一端连接到所述的通用异步串口控制器内部控制逻辑中的控制逻辑写数据端口CdataW；

所述的第二接口逻辑接收第二条系统总线发送的片选信号Dcs、地址信号Daddr和第二条系统总线的读写信号Dwr，生成第二条系统总线数据寄存器使能信号303发送到所述的第三接口逻辑和第五接口逻辑，生成第二条系统总线读写使能信号304发送到所述的第五接口逻辑；

所述的第五接口逻辑采用一个三态缓冲器，接收所述第二接口逻辑发送的第二条系统总线数据寄存器使能信号303和第二条系统总线读写使能信号304，从数据接收逻辑接收数据总线信号DrdataR，将其发送到第二条系统总线中的数据总线Ddata；