[发明专利]非挥发性内存控制电路及其控制方法

说明书

本发明是有关诸如快擦写式内存的非挥发性内存，特别是有关非挥发性内存控制电路及其控制方法。

非挥发性内存(non-volatile memory)因具可编程(programmable)及断电后仍能保持内储资料等特性，已广泛被应用在消费性电子产品中。图1所示即为揭示于美国专利第5,72,054号案公知一分离栅极式非挥发性存储单元10的剖面图。而非挥发性存储单元10是形成于一半导体基板12上，例如，半导体基板12可以是一P型硅基板。

图1中，一源极14和一漏极16是形成于半导体基板12内，而源极14和漏极16间界定出一信道区18。一第一绝缘层20设置覆于源极14、漏极16间、以及信道区18上，此第一绝缘层20譬如可以是以热氧化法形成氧化硅物所构成。一浮置栅22设置于第一绝缘层20上，位于部份信道区18和部份源极14上方，通常浮置栅22是由多晶硅物所构成。一第二绝缘层24是以一顶墙部24A覆于浮置栅22上、以及一侧墙24B紧邻浮置栅22远离源极14侧边，例如，若浮置栅22为多晶硅物，则此第二绝缘层24可以是直接氧化浮置栅22而得氧化硅物。一控制栅26以一部份26A设置于第二绝缘层24上、以另一部份26B覆于第一绝缘层20上并紧邻第二绝缘层24侧墙部24B，再如图1所示，控制栅26部份26B是位于部份信道区18和部份漏极16上方，通常控制栅26是由多晶硅物所构成。

接着，将描述公知非挥发性存储单元10的操作。

若欲对公知非挥发性存储单元10进行数据抹除(erase)时，是将接地电位施加至漏极16和源极14处，而将约为15V的一正电压施加于控制栅26处。于是，则位于浮置栅22内的电子因Fowler-Nordheim隧道效应经第二绝缘层24及于控制栅26，使得浮置栅22呈现正电位状态。

当欲对公知非挥发性存储单元10进行数据编程(program)时，则将接地电位施加至漏极16，将约为由控制栅26所界定的MOS晶体管架构门限电压(threshold voltage)值的一正电压(约为1V)施加至控制栅26，并以约为13V的一正电压施加至源极14。因此，所产生的电子经由呈弱反相(weakly-inverted)信道区18自漏极16向源极14流动，当电子及于侧墙部24B时，会有约与源极14处电压相同急剧变化的一电位降，此时，某些电子会被加速成热载流子(hot carrier)，而具有足够的能量穿透第一绝缘层20，而注入至浮置栅22内，使得浮置栅22呈现负电位状态。

当欲对公知非挥发性存储单元10进行读取操作时，是将一接地电位及于源极14，以约为5V的读取电压分别及于汲漏极16和控制闸26。此时，若浮置栅22为正电位状态，浮置栅22与控制闸26部份26B下方全部信道区18均会导通，故于汲漏极16和源极14间导通电流，而可定义为逻辑“1”准位。若浮置栅22为负电位状态，浮置栅22下方的信道区18为关断，故漏极16与源极14间无电流产生，而可定义为逻辑“0”准位。

然而，公知非挥发性内存经过多次逻辑“0”准位至逻辑“1”准位的抹除操作、以及由逻辑“1”准位至逻辑“0”准位的编程操作后，会在绝缘层24处内建一电位差，此电位差与因隧道效应电子流流经绝缘层24的时间对数成正比。因此，经过多次抹除和编程操作后，浮置栅22内储的电荷量会逐渐减少，劣化逻辑“1”准位时流经于漏极16和源极14间的电流，甚者，将无法明确分辨出逻辑“1”准位或逻辑“0”准位。

在不改变存储单元工艺的前提下，为能提升抹除操作的效率，最好的方法便是增加抹除电压值。然而，此抹除电压最大值又受限于接面崩溃效应，故无法大幅提高抹除电压。

本发明的目的，在于提供一种非挥发性内存控制电路及其控制方法，在不改变存储单元工艺的前提下，提升抹除操作的效率。

为达到上述目的，本发明可藉由提供一种非挥发性内存控制电路来完成。此非挥发性内存控制电路适用于具有一源极、一漏极、一控制闸、以及一基体极的一非挥发性存储单元，包括：一电压源、一第一电荷泵电路、一字符线开关、一第二电荷泵电路、一源极开关、一第三电荷泵电路、以及一基体极开关。第一、第二、第三电荷泵电路是连接该电压源，分别产生一第一正电压、一第二正电压、以及一第一负电压。字符线开关是选择电压源或第一正电压中及于控制闸，源极开关是选择接地电位或第二正电压及于源极，基体极开关则选择接地电位或第一负电压及于基体极。