[发明专利]分离栅极式闪存的制造方法

说明书

本发明是关于一种闪存(flash memory)的制造方法，特别是关于一种分离栅极(split gate)式闪存的制造方法。

非挥发性内存(Nonvolatile memory)现应用在各种电子组件的使用上，如储存结构资料、程序资料及其它可以重复存取的资料。而在可程序非挥发内存上，最近更是强调如闪存可抹除且可程序只读存储器(Er(Erasable Programmable Read-Only Memory，EPROM)或是可电除且可程序为读内存(Electrically Erased Programmable ROM)的应用。通常闪存具有两个栅极，其中分为以多晶硅(Poly-Silicon)所制作用来储存电荷(Charge)的浮置栅(Floating Gate)，以及用来控制资料存取的控制栅(Control Gate)。浮置栅位于控制栅下方，且通常处于浮置状态，没有和任何线路相连接，而控制栅通常与字符线(Word Line)相接。而由于闪存中的资料，可以进行多次存入、读取与清除等动作，因此成为半导体市场上，成长颇为快速的产品。

图1所示为公知一种分离栅极式闪存的结构剖面图。分离栅极式闪存是建立在基底100上，包括浮置栅102与控制栅104，其中浮置栅102与控制栅104之间以分离栅极氧化物层(spilt gate oxidelayer)106与绝缘材料108隔离，源/漏极区110a、110b分别形成在控制栅104与浮置栅102的侧边，其中控制栅104又称为选择栅(selectivegate)。而公知形成如图1所示的半导体制程，是先在基底100上形成浮置栅102之后，再形成分离栅极氧化物层106，接着，再于分离栅极氧化物层106上形成导电层，导电层在经微影蚀刻制程定义后，形成如图1所示的控制栅104，之后，再对基底100进行离子植入步骤，形成源/漏极区110a、110b，其中控制栅104覆盖基底100至源/漏极区110a的距离L₁，其为选择栅极的信道长度(channel length)。

由于公知的制程，是先定义控制栅104后始形成源/漏极区110a，因此选择栅极的信道长度L₁决定于定义控制栅104的微影对准制程。当定义控制栅104的光罩对不准，使得控制栅104位置偏移，将造成L₁的长度缩短或加长，使得读取电流与编程电流改变。当L₁长度增加时，不仅造成读取的电流降低，而需要较为灵敏的感应放大器(senseamplifier)以侦测读取电流外，也会降低编程电流，造成编程所需时间加长，速度变慢，而增加操作时间。

因此，本发明就是在提供一种分离栅极式闪存的制造方法，利用在形成选择栅前，先形成漏极区与选择栅，通过已经固定的漏极区与选择栅的距离决定选择栅极信道的长度，故可具有稳定的读取与编程电流，提高组件的可靠度。

本发明提供一种分离栅极式闪存的制造方法，在一基底上依序形成穿隧氧化物层、第一导电层与一硬罩幕层，接着定义硬罩幕层，而在硬罩幕层中形成一漏极开口与一浮置栅开口，使第一导电层暴露出。之后，在漏极开口与浮置栅开口暴露出的第一导电层上形成第一复-氧化物层与第二复-氧化物层，再将第一复-氧化物层及其底下的第一导电层去除，暴露出漏极开口中的基底。续在漏极开口中的基底上形成一漏极区，在去除硬罩幕层之后，以第二复-氧化物层为罩幕，蚀刻第一导电层而形成一浮置栅。之后，在浮置栅与基底上形成一分离栅极氧化物层，续在第二复-氧化物层上形成第二导电层，在定义第二导电层后形成一控制栅，且在浮置栅侧边的基底形成一源极区。

本发明再提供一种分离栅极式闪存的制造方法，在一基底上依序形成穿隧氧化物层、第一导电层与一硬罩幕层，接着定义硬罩幕层，而在硬罩幕层中形成一漏极开口与一浮置栅开口，使开口中的第一导电层暴露出。之后，将漏极开口中的第一导电层去除，暴露出漏极开口中的基底。续在漏极开口中的基底上形成漏极区，同时在漏极区的基底表面形成氧化物层，在浮置栅开口暴露出的第一导电层上形成复-氧化物层。之后，去除硬罩幕层，以第二复-氧化物层为罩幕，蚀刻第一导电层而形成一浮置栅。之后，在浮置栅与基底上形成分离栅极氧化物层，续在第二复-氧化物层上形成第二导电层，在定义第二导电层后形成控制栅，且在浮置栅侧边的基底形成源极区。