[发明专利]适用于多电源供应集成电路的闩锁保护电路

说明书

本发明是有关于集成电路技术，特别是有关于一种适用于多电源供应集成电路的闩锁保护电路，以防止多电源间非同时激活所导致的闩锁(latch up)效应。

由于不同世代的集成电路(Integrated Circuit)对于电压的需求不尽相同，但就支持多种用途及兼容性的前提下，单一集成电路晶方(chip)可能会具备有多电源供应的型态。譬如：一集成电路的输入/输出驱动电路采用5V电压，而诸如记忆单元、感测放大器等内部电路(internal circuit)则采用3.3V电压等。

请参照图1，所示即现有多电源供应集成电路内一CMOS电路制于一半导体基底10的剖面示意图；假若半导体基底10是一p型基底，则尚可设置一n型井区20于其内。此CMOS电路包含一pMOS晶体管与一nMOS晶体管。nMOS晶体管是由p型基底10内互为相隔的n⁺型掺杂区12D、12S及其上方的栅极14共同组成。pMOS晶体管则是由n型井区20内互为相隔的p⁺型掺杂区22D、22S与栅极24所构成。

通常，n型井区20是由V_DDH电源供应线(power rail)提供偏压，即如图1所示，n型井区20经由n⁺型接触区26耦接至V_DDH电源供应线。而p型基底10经p⁺接触区16连接至V_SS电源供应线，此V_SS电源供应线通常呈接地电位GND。若前述CMOS电路是由具较低电压的V_DDL电源供应线所驱动，则以pMOS晶体管的源极22S是连接至V_DDL电源供应线，而得以确保源极22S与n型井区20间呈逆向偏压。

然而，在多电源供应过程(power-on_sequence)中，并无法确保各电源电压均可同步供应至CMOS电路。即如图2所示的情况，以5V/3.3V为例，当V_DDL电源供应线将3.3V电压先供至CMOS电路，而V_DDH电源供应线在随后才到达5V的电压预定值，其间产生的时间差T内，因V_DDL电源供应线已将3.3V电压提供予p⁺型掺杂区22S，而n型井区20仍维持在比3.3V电压更低的电压状态下，令p⁺型扩散区22S与n型井区20间呈顺向偏压，导致大量电流流经n型井区20即至n⁺型接触区26，进而触发p⁺型掺杂区22S、n型井区20、p型基底10、以及n⁺型掺杂区12S所建构的侧向半导体控整流器(lateralsemiconductor controlled rectifier)导通，致使CMOS电路发生闩锁效应(latch-up)。

以往，为降低多电源供应间不同步所引发的顺向偏压电流，多以设置护环(guard ring)的方式，期能将此电流予以吸收。但前述因多电源供应不同步所引发的顺向偏压现象，不仅发生在单一CMOS电路处，任何接受此多电源电压的电路，均可能因顺向偏压引发闩锁效应。换句话说，若欲免于闩锁现象，必须针对每一CMOS电路设置个别的护环，然其所需占用的庞大面积将是集成电路设计上的大忌。

另一方面，虽有如美国专利第4,871,927号提出以MOS场效晶体管架构来防制CMOS电路内部的闩锁效应，唯其掺杂区与井区间的p/n结的顺向导通，仍可能会触发CMOS电路发生闩锁效应

因此，本发明的一目的，在于提供一种适用于具有多电源供应的集成电路内，藉以防止多电源间非同时激活所导致的闩锁效应。

本发明的目的可以通过以下措施来达到：

一种适用于多电源供应集成电路的闩锁保护电路，与一CMOS电路同设置于一半导体基底内，该CMOS电路是分别经由该第一电源供应线与该第二电源供应线提供第一电压与第二电压；该闩锁保护电路包括：

一第一型井区，设置于该半导体基底内，成一结介于其间；

一第一型扩散区，用以连接该第一电源供应线，是设置于该第一型井区内；

一第一第二型扩散区，用以连接该第二电源供应线，是设置于该第一型井区内，与该结间成一第一间距；以及

一第二第二型扩散区，设置于该第一型井区内连接至一第三电源供应线，与该第一第二型扩散区相隔小于该第一间距的一第二间距；