[发明专利]垂直金属－氧化物－半导体晶体管

说明书

本发明涉及垂直金属-氧化物-半导体(MOS)晶体管及其制造方法。在这种晶体管内部，通过减小反馈电容而使其高频特性较先有技术有所改善。

图2是表示传统的垂直MOS晶体管示例的截面示意图。

该垂直MOS晶体管包括：n+型半导体基片1；与n+型半导体基片1相连的漏电极1a；在n+型半导体基片1上面生成的n-型外延生长层2；在n-型外延生长层2上面生成的p-本体区3；进一步包括：穿越p-本体区3到达n-外延生长层2的内部的沟槽4；沿着沟槽4的壁表面生成的栅极氧化膜5；将多晶硅材料注入沟槽4使其四周被氧化膜5所包围而制成的栅极6；与栅极6相连的栅电极6a；在p-本体区3的表面和沟槽4的周边生成的n+型源层7；与n+源层7相连的源电极7a；生成在p-型本体区3内且与n+型源层7相隔离的p+型扩散区8；以及与p+型扩散区8相连的本体电极8a。

在此垂直MOS晶体管中，当给栅电极6a施加栅极电压时，沿着位于p-本体区3内的沟槽4生成一条沟道，使电子流可从n+源层7流向n-外延生长层2。

然而，图2所示的传统的垂直晶体管存在下列问题：

在图2所示的垂直MOS晶体管中，栅极6和作为漏极的n+半导体基片1通过栅极氧化膜5相交叠的面积大，使得栅极6和n+半导体基片1之间的电容大。这样，当把此垂直MOS晶体管用作如源极接地电路时，由于通过反馈电容把反相的输出电压施加到栅极的输入电压之上，故一直存在一个问题，就是其高频电压放大性能受到限制。为了减弱反馈电容的影响，通常使用的对应措施是，将栅极接地电路级联到源接地电路。然而，加入栅极接地电路后，又带来元件数目增加，电路变得复杂的问题。

而且，图2所示的垂直MOS晶体管还有如图3A和图3B所示的问题。

图3A和图3B是在图2所示的垂直MOS晶体管中设置金属接点图案M时的结构图。图3A是平面视图，而图3B是沿图3A的A-A’线剖切所得的截面图。

如图3B所示，当通过金属接点图案M将n+源层7与p+扩散区8连接时，所生成的接点图案M必须比与p+扩散区8大。而且，在生成接点图案时必须考虑边缘富裕量，包括图案生成的位置偏差。这样，如图3A所示，一直存在的问题是，点阵图案不可避免地过大，导致小型化难以实现。

为了解决上述问题，根据本发明，垂直MOS晶体管包括：具有第一导电类型的半导体基片；在该半导体基片上生成的属于第二导电类型的第一外延生长层；在第一外延生长层上生成的属于第一导电类型的第二外延生长层；穿越第二外延生长层和第一外延生长层而到达半导体基片内部的沟槽；沿着第二外延生长层表面和沟槽壁表面生成的栅极氧化膜；将材料注入沟槽之内使其周围被栅极氧化膜所环绕而生成的栅极；在第二外延生长层的表面和沟槽的周边生成的属于第一导电类型的漏层；与栅极相连的栅电极；与漏层相连的漏电极以及与半导体基片相连的源电极。

这样一来，漏层和源层相对于栅极的位置关系刚好与先有技术的结构相反。源层与漏层之间通过栅极氧化膜交叠的面积变小，而距离则变大。这样，在栅极和漏极之间形成的电容变得比先有技术小，反馈电容也小于先有技术。

垂直MOS晶体管的制造方法包括：在属于第一导电类型的半导体基片上面生成属于第二导电类型的第一外延生长层的第一外延生长层生成步骤；在第一外延生长层上面生成属于第一导电类型的第二外延生长层的第二外延生长层生成步骤；在第二外延生长层上面预先规划好用来制作沟槽的区域实施各向异性刻蚀形成穿透第二外延生长层和第一外延生长层而到达半导体基片的内部的沟槽的沟槽形成步骤；沿着第二外延生长层表面和沟槽壁表面生成栅极氧化膜的栅极氧化膜生成步骤；在栅极氧化膜上面淀积多晶硅层的多晶硅层淀积步骤；对多晶硅层实施任意量刻蚀并使其上部与第一外延生长层的上部对齐而形成沟槽中的栅极的栅极形成步骤；在第二外延生长层的表面以及在沟槽周边生成属于第一导电类型的漏层的漏层生成步骤。

在附图中：

图1是本发明第一实施例的垂直MOS晶体管的截面图；

图2是传统的垂直MOS晶体管的截面图；

图3A和图3B是在图2所示的垂直MOS晶体管上设置金属接点图案M时的结构图；

图4A到图4E是表示图1所示垂直MOS晶体管的制造方法的工艺过程图；

图5是表示本发明第二实施例的垂直MOS晶体管的截面图；

图6A到图6C是表示图5所示垂直MOS晶体管的制造方法的工艺过程图；

图7是表示本发明第三实施例的垂直MOS晶体管的截面图；