[发明专利]存储器

说明书

本发明涉及由MISFET(金属绝缘体半导体场效应晶体管)构成的多端口SRAM(静态随机存取存储器)，特别是涉及对SRAM的存储单元进行数据读写的技术。

SRAM在集成电路中用于对数据或指令进行高速缓存(cache)、即起到为了与CPU的时序相一致地将数据传递到CPU(中央处理单元)而暂时地保存数据的功能或存储顺序电路的状态。近年来，越来越重视从存储器读出数据或对存储器写入数据的速度(rate)。为了提高存储器的带宽(bandwidth)，提出了在SRAM中设置多个输入输出端子的技术。作为该技术，可例举具备一个读出端子(read port)和一个写入端子(write port)的双端口(dual port)静态存储单元或具备多个读出端子和写入端子的多端口(multi port)静态存储单元。

图34是示出现有的SRAM的存储单元阵列外围的结构的概念图。假定存储单元被配置成m行n列的矩阵状，将其第i行j列的存储单元作为MC_ij来示出。在图34中，标出了配置在第1行第3列的存储单元MC₁₃的符号。

在图34中示出的SRAM中，采取字线在行方向上延伸且位线在列方向上延伸的结构。字线译码器3与字线组30_i(i＝1，2，3，…，m-1，m)连接，由被输入的行地址RA使字线组30_i有选择地激活。此外，位线译码器4与位线组40_j(j＝1，2，3，…，n-1，n)连接，由被输入的列地址CA使位线组40_j有选择地激活。

在MC_ij中，字线组30_i与位线组40_j交叉。即，在行方向上排列的多个存储单元中设置共同的字线组，在列方向上排列的多个存储单元中设置共同的位线组。

字线组30_i由写入字线31_i、读出字线33_i和互补读出字线32_i构成，后两者构成了读出字线对。此外，位线组40_j由写入位线41_j、互补写入位线42_j和读出位线43_j构成，前两者构成了写入位线对。

图35是例示对哪一个存储单元MC都是共同的结构的电路图。由于存储单元MC的结构基本上与行或列的位置(i，j)无关，故在此省略了表示行或列的位置的添加字。

存储单元MC具备反向并联地连接了一对倒相器L1、L2的构成的记忆部(在本说明书中，称为「记忆单元」)SC、读出电路RK和存取晶体管QN3、QN4。

在记忆单元SC中，以晶体管QP1、QN1的串联连接构成了倒相器L1，以晶体管QP2、QN2的串联连接构成了倒相器L2。此外，读出电路RK具备以晶体管QP3、QP4、QN5、QN6的串联连接构成的三态倒相器。

采用NMOS晶体管(金属氧化物半导体场效应晶体管)作为晶体管QN1～QN6，采用PMOS晶体管作为晶体管QP1～QP4。例如，NMOS晶体管是表面沟道型的，PMOS晶体管是表面沟道型的或埋入沟道型的。

记忆单元SC具有一对节点N1、N2，节点N1、N2分别存在“H”、“L”的情况和与其相反的情况的一对记忆状态。再有，所谓“H”，意味着与比(V_DD＋V_SS)高的电位对应的逻辑，所谓“L”，意味着与比(V_DD＋V_SS)低的电位对应的逻辑。其中，大多选择“地”(ground)作为电位V_SS。以下，也有“H”、“L”不仅意味着逻辑、而且意味着与该逻辑对应的电位的情况。再有，使“H”、“L”的哪种状态对应于SRAM的位的“1”、“0”，是设计上的选择事项。

关于NMOS晶体管，对其栅施加了“H”时导通，施加了“L”时关断。关于PMOS晶体管，对其栅施加了“L”时导通，施加了“H”时关断。在导通的状态下，电流流过源/漏间，两者间导电性地导通。此外，在关断的状态下，源/漏间被导电性地断开，电流不流过。

节点N1是倒相器L2的输入端，对节点N2输出与对应于节点N1的电位的逻辑互补的逻辑对应的电位。节点N2是倒相器L1的输入端，对节点N1输出与对应于节点N2的电位的逻辑互补的逻辑对应的电位。于是，存在一对与相互互补的逻辑对应的记忆状态。