[发明专利]频率综合器

权利要求书

1．一种频率综合器装置，包括：

一个PLL(锁相环)电路，该电路包括基准信号输入装置、相位比较器、低通滤波器、压控振荡器和可变分频器；和

一个分频比控制电路，用于控制可变分频器，使得可变分频器的分频比及时改变并且分频比的时间平均值含有低于小数点的值，该分频比控制电路包括：

多个累加器，每个累加器具有一个寄存器和一个加法器；

一个分数部分计算电路，用于接收由加法器按顺序相加二项式系数产生的进位信号；

一个分频比加法器，用于相加分数部分计算电路的输出和整数部分，设置可变分频器的分频比；

其中分频比控制电路在具有不同定时的多个时钟下进行操作；

因此，产生具有等于分频比的时间平均值与基准信号的频率之积的频率的信号。

2．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：

一个装置，用于利用可变分频器的输出作为时钟操作第一级的累加器的寄存器；

一个延迟装置，用于利用可变分频器的输出的延迟信号作为时钟操作第二级和后续各级的累加器的寄存器；

一个连接器，用于馈送加法器的输出作为后续级累加器的输入；和

一个装置，使用分数部分计算电路的延迟电路将比前级进位信号长的进位信号延迟一个时钟，该分数部分计算电路利用可变分频器的输出作为时钟工作的。

3．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：

一个装置，用于利用基准信号作为时钟操作第一级的累加器的寄存器；

一个装置，用于在第二级和后续各级利用可变分频器的输出作为时钟操作累加器的寄存器；

一个连接器，用于馈送加法器的输出作为下一级累加器的输入；和

一个装置，使用分数部分计算电路的延迟电路将比前级进位信号长的进位信号延迟一个时钟，该分数部分计算电路利用可变分频器的输出作为时钟工作的。

4．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：

一个装置，用于利用基准信号作为时钟操作前半部分各累加器的寄存器；

一个装置，用于利用可变分频器的输出作为时钟操作后半部分各累加器的寄存器；

一个连接器，用于馈送加法器的输出作为在后级累加器的输入；和

一个装置，使用分数部分计算电路的延迟电路将比前级进位信号长的进位信号延迟一个时钟，该分数部分计算电路利用可变分频器的输出作为时钟工作的。

5．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：

一个装置，用于利用可变分频器的输出作为时钟操作第一级的累加器的寄存器；

一个延迟装置，用于利用可变分频器的输出的延迟信号作为时钟操作第二级和后续各级的累加器的寄存器；

一个连接器，用于馈送寄存器的输出作为后级的累加器的输入；和

一个装置，用于利用分数部分计算电路的延迟电路以相同的量延迟所有进位信号，该分数部分计算电路是利用可变分频器的输出作为时钟进行工作的。

6．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：

一个装置，用于利用基准信号作为时钟操作各奇数级的累加器的寄存器；

一个装置，用于利用可变分频器的输出作为时钟操作各偶数级的累加器的寄存器；

一个连接器，用于馈送寄存器的输出作为后级的累加器的输入；和

一个装置，用于利用分数部分计算电路的延迟电路匹配进位信号的附加定时，该分数部分计算电路的利用基准信号与可变分频器的输出的两种类型的时钟进行工作的。

7．按照权利要求1的频率综合器装置，其中分频比控制电路还包括：

一个装置，用于操作第一级的累加器的寄存器，该操作是利用基准信号作为时钟进行操作的；

一个装置，用于使第二级和后续各级的累加器的寄存器进行操作，该操作是利用可变分频器的输出作为时钟进行的

一个连接器，用于馈送寄存器的输出作为后级的累加器的输入；和

一个装置，用于利用分数部分计算电路的延迟电路以相同的量延迟所有进位信号，该分数部分计算电路是利用可变分频器的输出作为时钟进行工作的。