[发明专利]频率综合器

说明书

本发明涉及一种频率综合器装置和一种利用该频率综合器装置的移动无线电电装置，更具体地说，涉及一种降低分数N系统(fractional-N system)中噪声的频率综合器装置和利用该频率综合器装置的移动无线电电装置。

频率综合器装置被用于利用来自基准信号的任何频率产生载波。对移动无线电装置，要求高速锁定的频率综合器装置在间歇接收等状态中获得高的C/N和低的功耗。对一般的频率综合器装置，压控振荡器的输出频率间隔设置受到相位比较器的比较频率的限制。为了获得更精密的间隔设置，必须降低比较频率，使得锁定时间不能被缩短。作为可以降低锁定时间的频率综合器装置，存在着一种被称为分数N系统的频率综合器装置。

图21表示频率综合器装置的组成。在图21中，PLL(锁相环)电路9包括：相位比较器1、低通滤波器(LPF)2、压控振荡器3和可变分频器4。压控振荡器(VCO)3是振荡产生具有响应于输入电压的频率信号的一种电路。可变分频器4是分频VCO的输出信号(fvco)的频率的一种电路。相位比较器1是比较可变分频器4的输出信号(fdiv)的相位与基准信号(fref)的相位并将相位差进行输出的一种电路。低通滤波器2是平滑相位比较器1的输出的一种电路。分频比控制电路5是利用fdiv作为时钟控制分频比的一种电路，使得分频比及时改变并且其时间平均值含有低于小数点的值。

分频比控制电路5包括：累加器部分80、分数部分计算电路70、和分频比加法器6。累加器80是按fdiv的定时(timing)输出分数部分数据累加结果的电路，该分数部分数据是由外部设置的。分数部分计算电路70是在每个fdiv定时相加累加器部分80的输出结果的电路。分频比加法器6是相加由分数部分计算器电路70计算的结果和由外部设置的整数部分数据的电路。在分频比加法器6中的相加结果给出一个可变分频器4的分频比。因为这个分频比控制电路5的控制，不存在fvco的频率应当设置为fref频率的整数倍数的必要。因此，fref的频率可以被设置得较高，而不考虑在fvco中期望的频率间隔。因此，可以降低锁定时间。此刻，如果可变分频器的分频比只是周期性变化，则在VCO的输出中产生作为寄生信号的变化周期的频率分量。为了避免这种现象，例如，在美国专利4609881号、日本专利2844398号、和日本专利公开号Hei 8-8741中所述的，存在使用按多级方式连接的多个累加器的方法。

按多级方式连接的累加器部分的组成如图22所示。累加器801到804的每个具有加法器和寄存器并利用fdiv作为时钟进行工作。在第一级的累加器801利用加法器相加由外部设置的分数部分的数据和寄存器的输出，然后更新该寄存器的值。在第二级的累加器802利用加法器相加寄存器的输出和累加器801中的加法器的输出，然后更新该寄存器的值。累加器803和累加器804执行与累加器802相同的操作。在图23的时序图中表示以这种方式所连接的各个累加器中的各加法器的操作和各寄存器的时钟的变化情况。各寄存器与fdiv同步地更新从各加法器馈送的数据。加法器重复分数部分数据和前级加法器的输出的操作，然后发送结果到后级。相反，在累加器中的加法器输出最高有效位的进位信号作为进位信号，然后输入该信号到分数部分计算电路70。

图24表示分数部分计算电路70的组成。在图24中，加法器701是通过相加二项式系数计算分数部分的电路。延迟电路702到707是延迟各累加器进位信号，顺序产生由Pascal三角代表的二项式系数的电路。分数部分计算电路70按照如下方式相对于由相应的各累加器产生的进位信号进行操作。也就是说，当从累加器801输入进位信号时，该电路产生+1。当从累加器802输入进位信号时，该电路产生+1然后在一个时钟以后产生-1。当从累加器803输入进位信号时，该电路产生+1，然后在一个时钟以后产生-2，并在2个时钟以后产生+1。当从累加器804输入进位信号时，该电路产生+1，然后在1个时钟以后产生-3，并在2个时钟以后产生+3，并且在3个时钟以后产生-1。这种情况表示在图25中的时序图中。各累加器按fdiv的定时进行操作，并且各加法器溢出输出进位信号。利用fdiv作为时钟信号，连接到累加器802、累加器803和累加器804的进位信号的延迟单元每fdiv周期延迟进位信号。按相同的fdiv定时，加法器701相加在相应各个级输出的进位信号，并输出其结果。