[发明专利]降低介电薄膜介电常数的方法与制作低介电孔隙薄膜的方法

说明书

本发明涉及一种降低半导体芯片上的介电薄膜介电常数的方法；特别是涉及一种藉由在该介电薄膜的表面形成孔隙来降低薄膜介电常数的方法。

在ULSI组件愈趋复杂及多重金属导线制备工艺的需求下，最常用于隔绝金属导线间的介电材料SiO₂(介电常数约4.1-4.5)已不符合使用；主要的原因是，随内层导线之间线距的缩减，两导线间的电容将随之增加。以电容公式说明：

C＝ke_o A/d    k：材料介电常数  e_o：真空介电常数

            A：面积  d：两导体间距离在相同的介电常数条件下，两导线的距离(d)愈小电容则愈大；影响所及，将增加RC延迟时间(RC delay time；其中R：金属导线电阻，C：金属层间电容)而造成组件传输速率的衰减。因此随芯片电路尺寸的缩减，以低介电常数(k＜4.1)材料来控制电容值是最直接的方法。低介电材料在芯片电路中扮演着导体间的电性阻隔、减少交谈(crosstalk)效应及降低耦合电容量的角色；除可缩小RC延迟时间、提升传输速率外，对于改善耦合噪声有着相当大的助益。目前一些有机材料或无机材料都可将介电常数降低；当然，理想的最低介电常数为空气的1.0。因此，在目前的研究上，材料介电常数的改善亦朝1.0方向进行。依照材料的化学属性，我们可将其分为无机低介电材料与有机低介电材料两大类。无机材料大致上以化学气相沉积法(CVD)进行成长，例如掺杂氟、碳、或氢的二氧化硅。由于该类制造工艺设备与目前的生产设备类似，因此发展最为迅速，但无机介电材料的介电常数变化有限，其值约介于2.5至3.7之间，不像有机材料介电常数常因键结原子的不同而有大幅的下降程度。有机材料主要以旋转涂布(Spin On Glass，SOG)方式进行成膜程序，介电常数常随材料的不同而约介于2-3.7之间。至于更低介电常数(k＜2)的材料制作，则是利用成膜溶剂的挥发或溶解膜内掺混物而形成的孔隙结构来达成。依据理想电容值1.0的目标追求，孔隙型的低介电材料有着令人期待的发展潜力。

USP5,470,802、USP5,494,858、USP5,103,288、USP5,548,159、USP5,561,318、USP5,569,058、USP5,661,344、USP5,747,880、USP5,750,415、USP5,804,508等专利有着类似的孔隙材料制作程序；亦即控制薄膜中所含溶剂的不同挥发程度来制作薄膜孔隙。以USP5,494,858为例，首先，依1∶3∶1∶0.0007的莫耳比率将TEOS(tetraethylorthosilicate)、C₂H₅OH、H₂O和HCl在60℃下搅拌混合1.5小时。所得溶液加入0.05M的NH₄OH后，须立即利用旋转涂布机将溶液涂布于芯片上；NH₄OH的加入会增快溶液的凝胶速率(gelation rate)，一般添加NH₄OH的比率是溶液体积的1/10。涂有凝胶薄膜的芯片于37℃下置于含饱和乙醇气体的大气中24小时，使薄膜凝聚熟化(aging)；待熟化完成，利用压力变化将薄膜内的溶剂驱离，以形成孔隙薄膜。工作压力可小于一大气压，使溶剂由液态变气态而留下孔洞；亦可在接近溶剂超临界状态或在超临界条件的高压下，使溶剂成压缩气体而移除。这些步骤皆要小心控制，以避免薄膜尺寸发生过度收缩现象(shrinkage effect)。由上述方法所得薄膜的孔隙体积比率、直径、分布将随反应条件、溶剂种类而有差异；综合而言，孔隙体积约占20％-95％，最佳者＞75％；平均直径约小于80nm，最佳化者介于2nm-25nm；当孔隙占体积的80％时，材料介电常数约小于1.5。由于薄膜内孔隙所占体积比率愈大，对于表面粘着及耐热处理性质就愈差，因此为了符合芯片一些后处理程序的要求，一般孔隙薄膜的上下层会利用CVD镀上一层粘着层，如SiO₂；除了有增强粘着效果外，亦有阻挡孔隙内材料吸水或原子的迁移渗出。