[发明专利]经由通道写入及抹除的嵌入式快闪记忆胞及其制作方法

说明书

本发明是有关于一种经由通道写入及抹除的嵌入式快闪记忆胞及其制作方法，尤指一种结合CMOS装置与快闪记忆胞的结构，其不仅有效改善快闪记忆胞与CMOS装置间的操作效率，且其整体体积亦比两者各自分开生产后结合较小。

传统快闪记忆体及CMOS逻辑电路多各自设计生产，虽在配合使用上可依设计者所需的电路设计选配，然整合后的体积所占空间，对科技日新月异的今日而言似乎仍嫌过大，尤其是现今业界产品已多数趋向规格化，大部分产品的相互搭配已多有一定的模式，所以若依照大部分的规格设定，设计一快闪记忆体及CMOS逻辑电路的整合积体电路，则将有效降低其所占空间。

本发明人针对上述问题而提出一种新颖的解决方法，不仅有效提升快闪记忆胞与CMOS装置间的操作效率，且其整体体积亦比两者各自分开生产后结合小的多，长久以来一直是使用者殷切盼望及本发明所追求，而本发明人基于多年从事半导体元件相关产品的研究、开发及销售的实际经验，经多方研究设计、专题探讨，终于创造出本发明的技术方案。

本发明的主要目的在于提供一种经由通道写入及抹除的嵌入式快闪记忆胞及其制作方法，是在一基底上同时制作快闪记忆胞及CMOS逻辑装置，以结合快闪记忆胞及CMOS逻辑装置，克服现有技术的弊端，达到缩小整合体积空间的目的。

本发明的次要目的在于提供一种经由通道写入及抹除的嵌入式快闪记忆胞及其制作方法，其是保留有CMOS装置可进行高电压操作及低电压操作部分，达到有效提升整体的操作效率的目的。

本发明的目的是这样实现的：一种经由通道写入及抹除的嵌入式快闪记忆胞，其特征在于：它包括在N型基底上设置快闪记忆胞区及CMOS装置区；该快闪记忆胞区的主要结构包含有：于基底上形成深P型井，于该深P型井上形成N型井，在该N型井内适当位置处布植有一深P型布植区及一浅P型布植区，于该N型井上堆叠闸极；该CMOS装置区的主要结构包含有：于该基底上形成第一深P型井区，于该第一深P型井区上形成一第一N型井，且在该第一N型井内适当位置处布植有多数个P型布植区；于该基底上形成第二深P型井区，于该第一深P型井区上形成第二N型井，且在该第一N型井内适当位置处布植有多数个P型布植区。

该快闪记忆胞区的N型井内与堆叠闸间包括有一氧化层。该堆叠闸与氧化层间为微笑型图案蚀设。该快闪记忆胞区的N型井内的深P型布植区内尚布植有一N型布植区，为其汲极区。该快闪记忆胞区的N型井内的深P型布植区的布植深度大于该浅P型布植区。该快闪记忆胞区的N型井内的深P型布植区与该浅P型布植区的一端设有相连接部分。该快闪记忆胞区N型井内的浅P型布植区的另一侧，设有一N型布植区为其源极区。该N型布植区与该N型井内的浅P型布植区间包含有场氧化层及一N型离子通道阻绝层，该N型离子通道阻绝层设于该场氧化层下方。该快闪记忆胞区的深P型布植区内布植N型布植区与该深P型布植区以一电性短路连接。该电性短路是以一金属接触贯穿该深P型布植区内布植的N型布植区与该深P型布植区的接面。该电性短路是以一金属接触将暴露出的该深P型布植区内布植的N型布植区与该深P型布植区连接。该N型半导体与该P型半导体的材质结构上为互换。该NPN模式更换为PNP模式。该CMOS装置区内设有第一P型井形成于该基底上的该第一P型井的一侧。该CMOS装置区尚设有一第二P型井形成于该基底上的该第一P型井的一侧。该CMOS装置区尚设有一第一P型井形成于该第一深P型井上。该CMOS装置区尚设有一第二P型井形成于该第二深P型井上。

一种经由通道写入及抹除的嵌入式快闪记忆胞的制造方法，其特征在于：它包括如下步骤：

(1)在一N型基底内的适当位置上离子布植多数个深P型井层；

(2)于各深P型井层内离子布植一N型井层；

(3)在该N型基底内适当位置处再离子布植多数个P型井；

(4)在其中一N型井层表面离子布植一浅P型布植区；

(5)于该基底上生长一通道氧化层，并沉积一第一多晶硅层；

(6)蚀刻除设有该浅P型布植区的N型井上部分的通道氧化层及第一多晶硅层；

(7)于该第一多晶硅层上沉积一氧化膜一氮化硅膜一氧化膜层；

(8)于该第一多晶硅层的预设高电压连接部分生长一厚氧化层；

(9)于该第一多品硅层的预设低电压连接部分生长一薄氧化层；

(10)沉积一第二多晶硅层；

(11)蚀刻该设有一浅P型布植区的N型井上通道氧化层及各生长层与沉积层，以形成一矩形堆叠层，而该矩形堆叠层两侧即为裸露的通道氧化层区块；