[发明专利]半导体装置

说明书

本发明涉及半导体装置，涉及多个栅电极沿一个方向排列、且在晶体管的形成区上形成的半导体装置的图形结构。

一般来说，在设计半导体装置内的半导体集成电路时，不是一次构筑半导体集成电路的整体，而是通过根据规定的规则将多个被称为标准单元的功能块组合起来，来构筑半导体集成电路。将以这种方式将多个标准单元组合起来的方法称为基于单元的设计(cell-baseddesign)。

作为使用了标准单元的基于单元的设计的半导体集成电路，除了以倒相电路、AND电路、NAND电路为代表的单纯的基本门电路之外，根据需要，可使用触发电路等稍微复杂的电路、进而是加法运算器等的规模较大的块电路等的各种电路。

作为基于单元的设计的规则，谋求标准单元高度、电源线粗细、布线带位置和输出引脚位置等的统一，以便能尽可能使标准单元彼此靠近地邻接地配置。作为这样的标准单元，使用了具有例如图13中示出的那样的布局图形的标准单元。

图13是示意性地描述现有的标准单元中的晶体管部分的基础结构的状况的图。再有，用2点划线示出单元框21，作为表示标准单元的区域。在该标准单元中，设置了在栅长方向上配置的栅电极1、2、3、4和利用离子的注入在硅衬底中导入了杂质离子而形成的有源区5、6、7。

栅电极1～4通过有源区5～7，在栅电极1～4的栅宽方向的两端部上设置了规定形状的布线部15、16、17、18。

在被有源区5～7和栅电极1～4包围的区域中，规定晶体管的源/漏区8～14。例如，具有栅电极1的晶体管具有源/漏区8、9，具有栅电极2的晶体管具有源/漏区9、10。这2个晶体管成为共有源/漏区9的结构。此外，具有栅电极3的晶体管中，设置源/漏区11、12，具有栅电极4的晶体管中，设置源/漏区13、14。

布线部15～18是用于导电性地连接栅电极1～4与在栅电极1～4的上层设置的布线(图示省略)而设置的区域，通常通过设置连接在该布线部与布线之间的接触孔，来连接栅电极1～4与上层的布线。此外，也在这些区域内设置接触孔，与栅电极同样，使源/漏区8～14与上层的布线连接。

这样，通过使各晶体管的栅电极和源/漏区与上层布线导电性地连接，可构成逻辑电路。此外，由于标准单元具有这样的结构，故通过使有源区5～7和栅电极1～4的栅宽方向的尺寸变化，可将晶体管的尺寸设定为任意的大小。其结果，可容易地使半导体集成电路的性能最佳化。

与此不同，在所谓的栅阵列结构的情况下，由于预先决定了晶体管的基本尺寸，故只能以其整数倍来调整尺寸，电路的最佳化变得困难。即，基于单元的设计与基于栅阵列的设计相比，具有能实现高性能的LSI的优点。

但是，近年来，布线尺寸的微细化得到飞跃的进展，图形尺寸逐渐变为曝光装置的光源的波长以下，由此引起的图形的最终完成尺寸的离散性开始成为问题。即，在对有规则的图形进行曝光的情况下，可以大致同样的尺寸来完成。但是，在对如图13中示出的现有的栅电极的结构那样的不规则的图形进行曝光的情况下，由于从曝光装置照射的曝光的光的不规则的干涉的影响，产生各栅电极的完成尺寸不同的问题。

例如，在着眼于图13中示出的栅电极2的情况下，在栅电极2的上半部分的区域中，在左侧存在栅电极1，在栅电极2的下半部分的区域中，在左侧不存在栅电极1。此时，在栅电极2的上半部分和下半部分中，栅电极2的完成尺寸不同。一般来说，在栅电极中，栅长左右了晶体管的性能。如果栅长比设计值长，则由于晶体管处于导通状态时的负载驱动能力下降，故晶体管的驱动速度下降。相反，如果栅长比设计值短，则由于晶体管处于关断时的漏泄电流变大，故功耗增大。

因而，在基于单元的设计的情况下，由于具有不规则的图形形状的栅电极的完成尺寸发生离散，故引起半导体集成电路内的晶体管的速度下降、功耗增加等的性能下降。

本发明的目的在于解决上述问题，提供具有可抑制晶体管的性能下降的图形结构的半导体装置。

在基于本发明的半导体装置中，具备：晶体管形成区，具有在半导体衬底上形成的多个源/漏区和沿第1方向排列的、各自的栅宽方向与垂直于上述第1方向的第2方向一致的栅电极；以及多个场效应晶体管，分别由上述多个栅电极中的一个和上述多个源/漏区中的二个构成。再者，上述多个场效应晶体管包含2种以上的沿上述多个源/漏区的第2方向的长度、即有源区宽度不同的晶体管，将上述多个栅电极的各自的栅宽设置成最长的有源区宽度以上。