[发明专利]降低等离子损害的导流电路及半导体制造方法

说明书

本发明涉及一种金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管的导流电路，以减少MOS晶体管的栅极氧化层(gate oxide)所遭受的等离子损害(plasma damage)。本发明还涉及减小等离子损害的半导体制造方法。

金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管是一种最常被应用于集成电路(integrated circuits)中的电子元件。MOS晶体管是由栅极(gate)、源极(source)以及漏极(drain)等三种不同电极所构成的四接点元件，其主要是利用MOS晶体管的栅极在不同的栅极电压下所形成的通道效应(channel effect)来做为一种源极与漏极间的数字式(digitalized)固态开关，以搭配其他元件应用在各种逻辑与存储器的集成电路产品上。

请参考图1至图4，图1至图4为现有的制作MOS晶体管的方法示意图。如图1所示，现有MOS晶体管制作于一半导体晶片10上，半导体晶片10上包含有一硅基底(silicon substrate)12，以及一栅极(gate)16设于硅基底12上，其中栅极16与硅基底12间另包含有一栅极氧化层14，设于硅基底12的表面之上。

接着如图2所示，进行一第一离子注入(ion implantation)工艺18，以于栅极16两侧的硅基底12表层形成二掺杂区，用来当做MOS晶体管的轻掺杂漏极(lightly doped drain，LDD)22，也就是源极漏极延伸(Source-DrainExtension，SDE)。

如图3所示，之后再利用一绝缘材料以于栅极16的垂直侧壁周围形成一侧壁子(spacer)24。然后如图4所示，进行一第二离子注入工艺26，于侧壁子24外缘的硅基底12上形成二掺杂区，做为MOS晶体管的源极(source)27以及漏极(drain)28，完成MOS晶体管的工艺，如图4所示。

请参考图5，图5为现有MOS晶体管进行自行对准硅化物(self-alignmentsilicide，salicide)工艺的方法 示意图。在完成MOS晶体管的工艺之后，目前的半导体工艺大多会再增加一道自行对准硅化物的工艺，或者是在先前的工艺中便分别于栅极16、源极27以及漏极28的硅质表面上溅射一层多晶金属硅化物(polycide)，用来降低各个硅质表面的接触电阻。因此，在完成该自行对准硅化物工艺之后，MOS晶体管的栅极16、源极27和漏极28表面会形成一金属硅化物层32，以降低各个硅质表面的接触电阻。

然而在制作MOS晶体管的过程中，由于等离子蚀刻(plasma etching)、离子轰击(ion bombardment)以及显影(photo process)时所进行的紫外线放射(UVradiation)等步骤皆有可能会造成大量的电子累积在栅极之中，进而产生电流自栅极渗入硅基底的现象，亦即俗称的“天线效应”(antenna effect)。此一天线效应将导致栅极氧化层的退化(degradation)，也就是所谓的“等离子损害”(plasma process induced damage，PPID)，进而严重影响MOS晶体管的功能。因此，如何避免电子在MOS晶体管制作过程中累积于栅极中而造成栅极氧化层受到等离子损害，实为一刻不容缓的重要课题。

因此本发明的主要目的在于提供一种减少金属氧化物半导体(MOS)晶体管的栅极氧化层遭受的等离子损害(plasma process induced damage，PPID)的方法，以解决上述现有制作方法的问题。

在本发明的优选实施例中，该MOS晶体管设于一半导体晶片的一基底上。首先，于该基底上形成一介电层覆盖于该MOS晶体管上，再于该介电层内蚀刻出一第一接触洞通达该MOS晶体管的顶部，以及一第二接触洞通达该基底上的一N型井(n-well)。接着于该介电层上、该第一接触洞以及该第二接触洞内形成一由一金属层所构成的导流电路(bypass)，并于该导流电路中电连接一由一宽度极细的金属导线，或由多晶硅构成的断电区域，使该MOS晶体管电连接于该N型井。最后，在完成该MOS晶体管的工艺后，以一高温方式使该断电区域部分导线熔解，或以一激光照射该断电区域，以切断该断电区域的电连接。