[发明专利]用于提高总线效率的半导体存储器设备及存储器系统

权利要求书

1.一种由存储器控制器所控制的存储器设备，包括：

一时钟输入管脚，用于接收时钟信号；

第一芯片选择信号输入管脚，用于从所述存储器控制器接收用于行地址选通的第一芯片选择信号；

第二芯片选择信号输入管脚，用于从所述存储器控制器接收用于列地址选通的第二芯片选择信号；

至少一个行命令输入管脚，用于从所述存储器控制器接收行命令；

至少一个列命令输入管脚，用于从所述存储器控制器接收列命令；

多个行地址输入管脚，用于从所述存储器控制器接收行地址；和

多个列地址输入管脚，用于从所述存储器控制器接收列地址，

其中，所述行命令和所述列命令是响应于所述时钟信号的两个连续的边缘而接收的，该时钟信号的两个连续的边缘分别与所述第一和第二芯片选择信号同步。

2.如权利要求1所述的存储器设备，其中，所述行地址和所述列地址是响应于所述时钟信号的两个连续的边缘而接收的，该时钟信号的两个连续的边缘分别与所述第一和第二芯片选择信号同步。

3.如权利要求1所述的存储器设备，其中，响应于所述时钟信号的第一个边缘而接收的所述第一芯片选择信号的第一数据被识别为芯片选择信号，并且，响应于紧挨着所述第一个边缘的第二个边缘而接收的所述第一芯片选择信号的第二数据被识别为行地址选通命令。

4.如权利要求1所述的存储器设备，其中，响应于所述时钟信号的第一个边缘而接收的所述第二芯片选择信号的第一数据被识别为芯片选择信号，并且，响应于紧挨着所述时钟信号的第一个边缘的第二个边缘而接收的所述第二芯片选择信号的第二数据被识别为列地址选通命令。

5.一种由存储器控制器所控制的存储器设备，包括：

一时钟输入管脚，用于接收时钟信号；

第一芯片选择信号输入管脚，用于从所述存储器控制器接收第一芯片选择信号；

第二芯片选择信号输入管脚，用于从所述存储器控制器接收第二芯片选择信号；

至少一个第一命令输入管脚，用于从所述存储器控制器接收第一命令；和

至少一个第二命令输入管脚，用于从所述存储器控制器接收第二命令，

其中，所述第一和第二命令是响应于所述时钟信号的至少一个边缘而接收的，该时钟信号的至少一个边缘分别与所述第一和第二芯片选择信号同步。

6.如权利要求5所述的存储器设备，还包括：

多个第一地址输入管脚，用于从所述存储器控制器接收第一地址；和

多个第二地址输入管脚，用于从所述存储器控制器接收第二地址，

其中，所述第一和第二地址是响应于所述时钟信号的至少一个边缘而接收的，该时钟信号的至少一个边缘分别与所述第一和第二芯片选择信号同步。

7.一种由存储器控制器所控制的存储器设备，包括：

一时钟输入管脚，用于接收时钟信号；

多个芯片选择信号输入管脚，用于从所述存储器控制器接收各自的芯片选择信号；和

多个命令输入管脚，用于从所述存储器控制器接收各自的命令，

其中，所述相应命令是响应于所述时钟信号的至少一个边缘而接收的，该时钟信号的至少一个边缘与它们各自的芯片选择信号同步。

8.一种存储器系统，具有多个存储器模块和一个存储器控制器，在所述多个存储器模块上安装了多个半导体存储器设备，所述存储器控制器用于控制所述半导体存储器设备，其中，每一个所述半导体存储器设备都包括：

第一芯片选择信号输入管脚，用于接收第一芯片选择信号；和

第二芯片选择信号输入管脚，用于接收第二芯片选择信号，

其中，所述第一和第二芯片选择信号是由所述存储器控制器产生的，并且经不同的总线线路发送到每一个所述存储器模块。

9.如权利要求8所述的存储器系统，其中，每一个所述半导体存储器设备还包括：

至少一个第一命令输入管脚，用于接收第一命令；和

至少一个第二命令输入管脚，用于接收第二命令，

其中，用于发送所述第一命令的总线线路与用于发送所述第二命令的总线线路相分离。