[发明专利]用于提高总线效率的半导体存储器设备及存储器系统无效
申请号: | 01117792.6 | 申请日: | 2001-05-17 |
公开(公告)号: | CN1337707A | 公开(公告)日: | 2002-02-27 |
发明(设计)人: | 庆桂显 | 申请(专利权)人: | 三星电子株式会社 |
主分类号: | G11C7/00 | 分类号: | G11C7/00;G11C8/00 |
代理公司: | 北京市柳沈律师事务所 | 代理人: | 邵亚丽 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 用于 提高 总线 效率 半导体 存储器 设备 系统 | ||
本发明涉及半导体存储器设备和存储器系统,更具体讲,涉及用于提高总线效率的半导体存储器设备及存储器系统。
典型的存储器设备已发展为具有高密度的集成度和很大的容量。中央处理器(CPU)已发展为能够以高速进行处理。大的存储器设备的运行速度一般来说要比CPU的速度慢。结果,就在CPU和存储器设备的运行速度之间出现了差异。较慢的存储器设备的运行速度限制了计算机系统的综合性能。为了获得快速的存储器系统,必须开发高速度的存储器设备并提高其总线效率。
同步DRAM是最快速的大规模存储器设备之一。然而,在同步DRAM中,为了减少管脚数目,行命令(RAS)和列命令(CAS)必须共享地址,并且许多命令必须和一个芯片选择信号同时施加。因此,同步DRAM降低了存储器系统的总线效率并因此限制了存储器系统的性能。
图1示出了常规的同步DRAM的管脚配置,并且,图2示出了采用图1的常规同步DRAM的存储器系统。在图1中,仅仅示出了与数据输入和输出相关的管脚,并且这些管脚是以任意顺序排列的。
参照图1,常规的同步DRAM 100包括:输入管脚11,用于接收时钟信号CK;输入管脚12,用于接收时钟使能信号CKE;输入管脚13,用于接收芯片选择信号CS;输入管脚14,用于接收行地址选通信号RASB;输入管脚15,用于接收列地址选通信号CASB;以及输入管脚16,用于接收写使能信号WEB。此外,常规的同步DRAM 100包括:多个地址输入管脚17-1到17-n,用于接收地址Ai(其中i是从1到n的整数);以及多个数据输入和输出管脚18-1到18-n,用于接收数据DQi(其中i是从1到n的整数)。
时钟使能信号CKE、芯片选择信号CS、行地址选通信号RASB、列地址选通信号CASB、以及写使能信号WEB统称为列信号,并且由图2所示的存储器控制器23来产生。存储器控制器23还产生时钟信号CK和地址Ai。数据DQi在写操作期间从存储器控制器23输出,而在读操作期间从同步DRAM 100输出。在常规的同步DRAM 100中,行地址和列地址是经由相同的输入管脚接收的,也就是说,是经由地址输入管脚17-1到17-n接收的。
参照图2,常规的存储器系统包括:存储器模块21-1到21-4,其上安装了多个同步DRAM M,其中的每一个DRAM都具有如图1所示的管脚配置;以及,存储器控制器23,用于控制所述同步DRAM M。在图2中,RASB0、CASB0和CS0用于存储器模块21-1,RASB1、CASB1和CS1用于存储器模块21-2,RASB2、CASB2和CS2用于存储器模块21-3,并且,RASB3、CASB3和CS3用于存储器模块21-4。
图3是说明在读操作期间用在图2所示的常规存储器系统中的协议的时序图;尤其是当从图2所示的存储器模块中的存储器模块21-1和21-2中连续读取数据时的时序图。
在图3中,假定tRCD是两个时钟循环(2T),其中该tRCD是从激活RASB(即,从逻辑“高”转换到逻辑“低”)的时刻到激活CASB的时刻的时间,还假定列地址选通等待时间CL是两个时钟循环(2T),并且假定脉冲串(burst)长度BL是两个时钟循环(2T)。
然而,在图2所示的常规存储器系统中,当从两个存储器模块21-1和21-2读取数据时,存在着一个数据总线上没有数据的时间周期,比如说在图3所示的时钟循环T8期间就没有数据。在这种时间段内,在常规的存储器系统中没有命令发出,必须增加一个“空泡(bubble)”时钟循环T8。因此,降低了总线效率,并且限制了存储器系统的性能。如果通过超前一个时钟循环而消除了空泡循环T8,那么从图3可以看出必须同时施加用于存储器模块21-1的列地址CA1和用于存储器模块21-2的行地址RA2。按照常规的存储器设计和协议,列地址线与行地址线共享,并且同时应用CA1和RA2会造成错误的读取操作。因此,需要使半导体存储器设备具有提高的总线效率。
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