[发明专利]时间相依介电崩溃测试电路及测试方法

说明书

本发明涉及一种时间相依介电崩溃(Time Dependent DielectricBreakdown)(TDDB)测试电路及其方法。

在以往的芯片制造过程中，测试的方法可以大致上归纳为两大类。第一类是芯片制造完成、要封装时，将测试的电路预先拉线，使得封装完成后，得以由某些特定的脚位来测试内部的芯片。这种测试的方法比较不经济，要等到产品都已经封装完成了才能测试；如果发现了制造过程中的错误，或者是芯片设计上有点问题，以致于芯片没有预期中的表现，那在制造后的这些封装成本都浪费掉了。

另外一类测试方法，则是在晶片制造过程中就加以测试，这类方法统称为晶片验收试验(WAT)(Wafer Accept Test)。而其中一种普遍采用的介电层测试方法，称为时间相依介电崩溃(TDDB)(Time Dependent Dielectric Breakdown)，其机制为：先在晶片上形成介电层的测试键(test key)，此测试键的等效电路可以视为电容，因通过测试所述电容，就可以估计由同样一块晶片所制造的芯片，其介电层特性、寿命如何。其工作过程如下：

步骤1)设定一电源测试单元SMU(Source Measurement Unit)的电压值为Vs；

步骤2)探测(probe)一测试结构(其上具有电容)并施加Vs的电压于其上，直至其崩溃，记录下其失效时间(TTF)(Time to Failure)；

步骤3)探测下一个测试结构继续测试。如果测试的样本数量已经足够，则进行下一步步骤4，否则回到步骤2；

步骤4)将电压Vs降低一偏差电压DV；

步骤5)如果三个不同电压条件的测试样本数量都已经足够，则进行下一步步骤6，否则回到步骤2；

步骤6)根据所得数据，计算其寿命(lifetime)及电压加速因子(voltageacceleration factor)β。

这种测试方法虽然可以提早得知芯片的测试结果、节省开发成本，然而，亦具有下列缺点：

(1)耗费时间，尤其在每一个测试结构上只有一个电容时，需要测试许多个测试结构，才能达到足够的样本数量。

(2)耗费电源测试单元(SMU)，当有多个电容时，SMU一次只能施加电压并测试一个，此时所述SMU不能做其它的事情。

而且，测试时间一拉长，对于未封装的晶片，便有污染、氧化的顾虑。因此，如何能改善测试结构、使得一个SMU能同时提供数个不同的电压、同时测试多个电容，而使得测试时间缩短，便成了重要的课题。

本发明的目的在于根据上述现有的缺点提供一种时间相依介电崩溃(TDDB)测试电路应用在晶片验收试验(WAT)阶段，以节省测试时间，提升工艺速度及效率。

为达上述目的，本发明提出一种改进的时间相依介电崩溃测试电路，用于测试一介电层，所述介电层至少构成一第一电容与一第二电容；包括一第一限流装置，与所述第一电容串联；一第二限流装置，与所述第二电容串联，并与所述第一限流装置并联；一降压装置，与所述第二电容、所述第二限流装置串联；并通过流经所述测试电路的一判断电流，判断所述第一电容与所述第二电容的崩溃。

如上所述，其中崩溃是指电容的崩溃(breakdown)造成电导通、并有一电流流经所述电容的现象。判断电流是相应所述第一电容的所述崩溃，而具一第一电流值，且流经所述第一电容，并相应所述第二电容的所述崩溃，而具一第二电流值，且流经所述第二电容，其中所述第二电流值是异于所述第一电流值。

所述第一限流装置与所述第二限流装置是为电阻，而所述降压装置是为二极管。所述介电层是为芯片制造过程中的结构，还可包括数个电容，所述测试电路还包括数个限流装置与数个降压装置，以使所述降压装置、所述限流装置、所述电容串联。所述判断电流是相应所述电容的所述崩溃而具数个电流值，而所述电流值是为不完全相同。

为达上述目的，本发明还提出一改进的时间相依介电崩溃(TDDB)测试方法，包括以下步骤：提供一测试电路，其至少包括一第一电容与一第二电容；输入一固定电压至所述测试电路，并通过流经所述测试电路的一判断电流，来判断所述第一电容与所述第二电容是否具一崩溃。

如上所述，其中还包括以下步骤：提供一第一限流装置并串联所述第一电容；提供一第二限流装置并串联所述第二电容；提供一降压装置，串联所述第二限流装置与所述第二电容。