[发明专利]在绝缘体上硅中形成抗熔丝的结构和方法

说明书

本发明一般涉及到提高集成电路器件的制造成品率，更具体而言，涉及到在绝缘体上硅(SOI)晶片的本底半导体衬底中和类似的层状衬底中形成各种抗熔丝结构。

由于增加了集成密度，使集成电路器件的功能增加，性能提高，制造过程的经济效益也得到提高，凡此种种优点使光刻和其它制造方法取得很大的进展，有助于减少晶体管、电容器和其它电子电路元件的尺寸，大大增加集成电路的复杂性。然而，随着集成电路复杂性的增加，制造过程中该集成电路某部分发生失效的可能性也相应增加。因此，集成电路设计中的常规做法是，在制造过程的几乎所有阶段均提供用来修复晶片、芯片以及包含这些芯片的封装件或模块的手段，从而使加工费用不受损失。

例如，假若在重要的晶片加工完毕之后探测到成品率和可靠性失效，只要芯片的性能能够得到恢复，则直至该工序的加工成本就不会蒙受损失。作为现在可能发生或可以预见的另外一些实例，在制造时可提供对静电放电(ESD)的保护，当模块安装进系统时，则可解除对静电放电的保护，芯片有毛病的驱动器(OCD)的强度可根据负载要求而定，在既不对系统断电，又不更换失效部件的情况下，系统失效能够得到修复。

这类修复通常可用提供熔丝和抗熔丝作为隐蔽的分拆和连接措施来实现，对于有缺陷或性能达不到规格的结构而言，此举可替代冗余元件或电路(例如存储器单元或隔离器)。如所周知，有多种结构和技术能触发熔丝和抗熔丝或对其编程。通常，对于触发抗熔丝较之触发(例如破坏/分拆)熔丝，必须施加更大的电流或电压。在集成密度增加，工作电压和击穿电压降低时，由于有损及其它电路元件的隐患，这种情况变得更为严峻，这是因为过热的电压和/或电流单独作用或联合作用能够损伤器件结构，随着器件性能的改善，情况变得尤其严峻。此外，熔丝和抗熔丝要求占据大的芯片空间(包括限制热效应的隔离区)，而且在元件数增加了的复杂电路之间常常难以安置。

为了从可能包含在集成电路内的有源器件中获得最优异的性能，近年来通常采用绝缘体上硅(SOI)晶片。SOI衬底有较厚的本底硅或其它导电材料层，以提供机械强度，并使之便于操作和封装，同时有一薄薄的质量极优的单晶硅有源器件层，此有源器件薄层通过一绝缘体层，通常是氧化层，与本底硅隔离开来。

已知使制作在有源器件层中的某些元件的结构延伸到本底硅层内(但不认为是与本发明有关的现有技术)。一种深沟槽电容器就是这种结构的一个实例。尽管SOI结构的特性就是与本底层隔离开，但对于动态存储器阵列而言，这种结构仍然是优越的，因为电容器的电介质保持了电隔离，而又允许本底层起阵列电容器的公用电极的作用。虽然扩展到本底硅层的若干其它结构出于包括改善热传递的种种目的，已被提出来了，但必须知道本底硅层与有源器件层在电学上隔离的基本原理。此外，因为SOI结构的成本比起仅能提供较低有源器件性能的其它结构要高得多，就它们各自“足迹”的成本而言，形成熔丝和抗熔丝的成本是高昂的。

因此，本发明的一个目的在于提供一种小足迹尺寸的抗熔丝结构，这种结构可任意配置在SOI衬底上所形成的集成电路内。

本发明的另一目的在于提供一种有低编程电压和电流，并且对周围元件有较小热影响的抗熔丝结构。

本发明还有一个目的，就是提供一种与SOI衬底的有源器件层电隔离和热隔离的抗熔丝结构，以避免对有源器件进行兼顾和/或提高在其中形成的集成电路的可靠性。

为了实现本发明的上述目的和其它目的，因而提出了一种集成电路和一种抗熔丝结构，它们被制作在一种层状结构上，此层状结构包括第一半导体层和与之隔离的选择性掺杂的第二半导体层，抗熔丝包括从第一半导体层扩展到第二半导体层并具有安插于第一导体和第二半导体层之间的可编程元件的第一导体、从第一半导体层的表面扩展到第二半导体层的表面的第二导体、以及至少环绕第一导体和上述第二导体之一的隔离颈圈。

根据本发明的另一情况，提供了一种在包括被绝缘体层分隔的第一和第二半导体层的层状衬底内制造半导体器件的方法，此方法包括在第一半导体层和绝缘体层到第二绝缘体层中形成第一孔，穿过第一半导体层和绝缘体层延伸到第二绝缘体层形成第二孔，在第二孔内形成薄绝缘体，在第一孔或第二孔的一部分内形成厚绝缘体颈圈，以及在第一和第二孔内形成导体。

从参照附图对本发明优选实施方案的下列详细描述，将更透彻地理解本发明的前述目的和其它目的、特点和优点。在附图中：

图1、2、3、4和5是说明本发明第一实施方案的制造的截面图，

图3A、3B、3C、3D、3E、3F和3G说明图3和图4所示的两个阶段之间制作接触和隔离结构的细节，