[发明专利]时钟控制方法和电路

权利要求书

1.一种时钟控制电路，其特征在于，包括一种装置，该装置以输入时钟或上述输入时钟生成的时钟作为基准时钟，在上述基准时钟的每个周期中，对于上述基准的时钟，以预先确定的规定的单位相位差分别相加或相减，生成并输出具有上述相加和相减得到的相位差的输出时钟。

2.一种时钟控制电路，其特征在于包括：

控制装置，将输入时钟或者由上述输入时钟生成的时钟作为基准时钟，在上述基准时钟的每个周期中输出用于对上述基准时钟的相位以规定的单位相位差进行相加或相减运算的控制信号；

相位调整装置，输入上述输入时钟，根据上述控制信号，生成和输出具有对上述基准时钟以预先确定的规定单位相位差分别相加或相减后所得的相位的输出时钟；    

该时钟控制电路能够输出对于上述基准时钟频率具有非整数关系的输出时钟。

3.一种时钟控制电路，其特征在于包括：

控制电路，生成用于将输出时钟对输入时钟的相位差按每个单位相位差进行相加或相减的控制信号；

相位调整装置，输入上述输入时钟，根据来自上述控制电路的控制信号，生成并输出具有由上述控制信号规定的相位差的输出时钟。

4.一种时钟控制电路，其特征在于包括：

输出将输入时钟分频所得的分频时钟的分频电路；

控制电路，该控制电路根据由上述分频电路所输出的分频时钟，生成用于对上述分频时钟的相位差以每个单位相位差进行相加或相减运算的控制信号；

相位调整电路，输入上述输入时钟，生成并输出由来自上述控制电路的控制信号规定的相位的输出时钟。

5.一种时钟控制电路，其特征在于包括：

多相时钟生成电路，用于从输入时钟生成并输出相位互不相同的第一至第N个时钟，称为“多相时钟”；

选择器，输入上述第一至第N个时钟，从中选择一个输出；

控制电路，其输入上述输入时钟，生成在上述选择器中依次选择上述第一至第N个时钟的选择信号，提供给上述选择器。

6.如权利要求4所述的时钟控制电路，其特征在于，上述单位相位差由外部输入的模式信号可变地设定。

7.如权利要求5所述的时钟控制电路，其特征在于，由输入上述控制电路的模式信号可变地设定控制上述选择器的选择的选择信号的输出。

8.一种时钟控制电路，包括：

多相倍增时钟生成电路，其根据输入时钟，生成将该输入时钟倍增所得的相位互不相同的第一至第N个时钟，称为“多相倍增时钟”；

开关，其从上述多相倍增时钟生成电路输出的第一至第N时钟中选择两个时钟信号；

至少一个内插器，其输入由上述开关选择输出的两个时钟信号，输出对上述两个时钟信号的时序差进行分割后的信号，上述内插器能够可变地设定用于分割该时序差的内分比，其特征在于包括：

控制电路，其输出上述开关的切换信号以及用于可变地设定内插器的时序差内分比的控制信号。

9.一种时钟控制电路，包括：

多相倍增时钟生成电路，其根据输入时钟，生成将该输入时钟倍增，所得的相位互不相同的第一至第N个时钟，称为“多相倍增时钟”；

开关，其从上述多相倍增时钟生成电路输出的上述第一至第N的时钟中选择二组邻接的两个时钟信号；

第一内插器，其输入上述开关输出的第一组的两个时钟信号，输出对上述两个时钟信号的时序差进行分割的信号；

第二内插器，其输入上述开关输出的第二组的两个时钟信号，输出对上述两个时钟信号的时序差进行分割的信号；

第三内插器，其输入上述第一、第二内插器的输出，并输出将上述两个输出的时序差进行分割后的信号，

上述第一至第三内插器中的至少一个能够可变地设定用于分割上述内插器时序差的内分比，

其特征在于包括

控制电路，其输出上述开关的切换信号以及用于可变地设定内插器的时序差内分比的控制信号。