[发明专利]时钟控制方法和电路

说明书

[发明所属技术领域]

本发明涉及时钟控制电路及其方法。

[现有技术]

调整时钟周期的电路的构成中配备有PLL(Phase Locked Loop：锁相环)电路。图27是表示以往的PLL电路构成图。参考图27，外部时钟324以及将压控振荡器322的输出经分频电路323分频后的信号输入到相位频率检测电路(Phase Frequency Detector：PFD)319中。电荷泵320输出与相位差相应的电压，经环路滤波器321平滑化后的电压作为控制电压提供给电压控制振动荡器(Voltage ControlledOscillator：VCO)322，将与该控制电压相应的频率的输出时钟从电压控制振动荡器322提供给分频电路323。

例如，在特开平11-284497号公报中，公开了一种方案，提出了一种可编程延迟发生器，其可以在同一构成的电路中生成用于决定延迟时间的斜坡电压以及阈值电压、而且可以分别独立地设定斜坡电压和阈值电压，从而产生能够设定分子分母两者的分数的延迟时间；频率合成器，其通过使用该可编程延迟发生器对累加器的输出脉冲的相位进行插补，可无调整地产生低的虚假(spurious)输出信号；使用该可编程延迟发生器的倍增电路；占空比变换电路，其将该可编程延迟发生器用于决定输出脉冲幅度的延迟发生器；以及PLL频率合成器，其将该可编程延迟发生器插入在分频器和相位比较器之间。

但是，图27所示的以往电路具备有PLL电路、并使用了反馈型电路，因此除了需要时间进行相位调整，还存在反馈型特有的抖动等问题。

此外，上述的以往可编程延迟发生器中，阈值电压发生电路等电源电压发生电路是必要的。因此，存在电路规模增大的问题。

因此，本发明鉴于上述问题，其目的在于，提供一种时钟控制电路及其方法，通过简易的构成，能够进行高精度的非整数的频率变换。

为了达到上述目的，本发明，输入时钟，在每个一定周期中，将与上述时钟对应的相位差以预先确定的规定的单位相位差分别相加或相减，输出具有相加或相减得到的相位差的输出时钟。

本发明具有：控制装置，将输入时钟或者由上述输入时钟生成的时钟作为基准时钟，在上述基准时钟的每个周期中，输出用于将与上述基准的时钟对应的相位以规定的单位相位差进行相加或相减运算的控制信号；相位调整装置，输入上述输入时钟，根据上述控制信号，对上述基准时钟以预先确定的规定单位相位差相加或相减，生成和输出具有相加相减后所得相位的输出时钟。可以输出对于上述基准时钟频率具有非整数关系的频率的输出时钟。

在本发明中，其构成包括：将输入时钟分频输出分频后的时钟的分频电路；控制电路，该控制电路根据上述分频电路输出的分频时钟，生成用于对上述分频时钟的相位差以每个单位相位差进行相加或相减运算的控制信号；相位调整电路，输入上述输入时钟，生成以来自上述控制电路的控制信号设定的相位的信号并输出。

在本发明中，其构成包括：多相时钟生成电路，用于从输入时钟生成并输出相位互不相同的第一至第N时钟(称为“多相时钟”)；选择器，输入上述第一至第N时钟，从中选择一个输出；控制电路，其输入上述输入时钟，生成在上述选择器中依次选择上述第一至第N时钟的选择信号，提供给上述选择器。以下通过对实施方案及实施例的说明，本领域技术人员都能理解，通过本申请权利要求书的各项发明，同样可达到上述目的。

[附图的简单说明]

图1是本发明第一实施例的构成示意图。

图2是用于说明本发明第一实施例动作的时序图。

图3是本发明第二实施例构成的示意图。

图4是本发明第三实施例构成的示意图。

图5是本发明第三实施例的多相时钟生成电路构成一例的示意图。

图6是图5的四相时钟倍增电路构成一例的示意图。

图7是用于说明图6的四相时钟倍增电路动作的时序图。

图8是图6的时序差分割电路(内插器)电路构成一例的示意图。

图9是用于说明图8的时序差分割电路(内插器)的动作的时序图。

图10是时序差分割电路(内插器)电路构成另一例的示意图。

图11是用于说明时序差分割电路(内插器)动作的原理示意图。

图12是本发明实施例中使用的内分比可变型内插器电路构成的第一例的示意图。

图13是本发明实施例中使用的内分比可变型内插器电路构成的第二例的示意图。

图14是本发明实施例中使用的内分比可变型内插器电路构成的第三例的示意图。