[发明专利]周边元件互连总线周期单步中断除错的方法及装置

说明书

本发明为一种单步除错的方法及其装置，特别是一种应用周边元件互连(Peripheral Component Interconnect，PCI)总线周期的单步除错的方法及其装置。

如图1所示，描绘目前所广为使用的计算机系统的结构方块图。明显的，CPU 10是通过CPU总线20与NB(North bridge，为一芯片组)30相连接；而NB 30除了与存储器40(可以是SDRAM、EDORAM等存储器)相接之外，还通过AGP总线50与AGP VGA卡60相连。此外，NB 30则经由PCI总线70与SB(South bridge，亦为一芯片组)80相接，用以传递数据与信息；而SB80除了与硬盘(HD)90、光盘机(CD ROM)100、通用串行总线(Universal SerialBUS，USB)110、输入装置(诸如鼠标、键盘等)120相接，用以存取或输入数据之外，还分别通过XD总线130与ISA总线140，与基本输入输出系统(BIOS)150以及声频装置(Audio，例如音效卡)160相接。

传统的单步中断除错卡乃是应用在工业标准构造总线(Industry StandardArchitecture BUS，ISA总线)上，藉由用来结束ISA总线周期的IOCHRDY信号强迫维持在低电位，以达到延长该总线周期的目的，并使得相关地址及数据线总线状态得以被检视。

而在PCI总线上，CPU对于传统系统BIOS的读取需通过PCI/ISA桥将读取周期由PCI总线转送至ISA总线，俟BIOS数据由位于ISA总线上的ROM读出后，再藉由PCI/ISA桥将数据由ISA总线送回PCI总线。由于BIOS数据读取周期在PCI总线上须由PCI/ISA桥作回应，亦即相关的PCI周期控制信号如DEVSEL#、TRDY#等均由PCI/ISA桥产生，也因此不可能单纯地藉由将用以结束PCI周期的信号如TRDY#维持在高电位，就达到暂停总线周期的目的。

而目前市面上应用于PCI总线上的除错卡，或仍需藉由ISA总线中断除错卡的辅助，藉由将用以结束ISA总线周期的IOCHRDY信号强迫维持在低电位，而达到延长该总线周期的目的，或只是在开机初期将部分BIOS数据及地址锁存至缓冲存储器后再逐一读出，而不具真正暂停总线周期，并进而作实时检视的功能。

就一正常PCI总线周期而言，当FRAME#信号由高变为低时，即表示PCI总线周期的开始。此时，在AD总线上呈现的是PCI总线周期所欲定址的地址，而在C/BE#总线上呈现的是此周期的命令。PCI总线周期上所有装置会对此地址及命令进行解码，以确定本身是否为该一PCI总线周期的标的装置(target device)。若是，则送出DEVSEL#信号通知PCI主机进行后续的数据传送动作。倘若在该总线周期期间有任何总线主控器(master)发出要求信号(REQ#)要求总线的控制权，且PCI判优器(arbiter)亦回应一信号应允(GNT#)，则于该总线周期完成后，将由该总线主控器取得下一总线周期的主控权，亦即相关的PCI总线控制信号如FRAME#，IRDY#及地址，命令等将由该总线主控器发出。反之，如PCI判优器(arbiter)未于下一周期开始之前回应GNT#信号，则由原PCI主机或其他PCI总线主控器取得下一周期的主控权。

本发明所提出的PCI总线周期单步中断除错的方法及其装置，即利用上述总线主控器周期的特性，以达到单步除错的功能。

本发明所揭露的方法是在所欲检视PCI总线周期期间发出REQ#信号要求后续PCI总线周期的主控权，并在PCI判优器回应GNT#信号认可前，将各个总线周期的地址、数据、命令(command)、位致能(BE#)等信号状态逐一锁存至特定的阵列中，并利用一个计数器记录所经过的总线周期的次数。其于所经过各周期的地址相位期间锁存住地址及命令，并于数据相位期间当IRDY#与TRDY#同时为低时，锁存住数据及BE#。

当第一个周期的数据及BE#被锁存住之后，其随即将该周期已被锁存的地址、数据、命令、BE#等信号状态通过相对应的缓冲器显示于显示器(LED或七段显示器)上。而当PCI判优器回应GNT#信号认可后，单步中断除错卡于所经历的最后一个总线周期结束后取得总线的主控权。其随即发送备妥信号(IRDY#)，并将其维持于低电位。此时，PCI总线上的动作均暂停，而LED所呈现的是第一个周期的地址、数据、命令、BE#等信号状态。