[发明专利]半导体存储装置

说明书

技术领域

本发明涉及半导体存储装置，具体而言，涉及可切换输入输出构成(下面称为I/O构成)的半导体存储装置。

背景技术

已经开发了由例如引线键合法的连接来切换I/O构成和列地址的构成的半导体存储装置。由此，通过引线键合法来切换I/O构成和列地址的构成，可提高比特宽度不同的产品的开发效率。

近年来，随着半导体存储装置、特别是动态随机存取存储器(下面称为DRAM)的大电容化和制造过程的复杂化，产品测试所需时间急剧增加。因此，导致DRAM的测试成本增加。另一方面，缩短产品的开发期间的要求变得非常严格。特别是，高效开发具有相同存储电容、I/O的比特宽度不同的产品成为重要的课题。

以前，在DRAM产品的开发中，例如可分别对应于存储器I/O构成的规格来设计不同的芯片。但是最近，将以开发效率的提高和开发进程的缩短作为目的、以I/O构成和列地址构成的细合作为选项来切换的[单芯片设计]变为主流。

例如，在4个组构成的256兆比特同步DRAM(下面称为SDRAM)的情况下，制造例如以下的3个产品。4组×13比特行×11比特列×4比特I/O构成的64M×4比特、4组×13比特行×10比特列×8比特I/O构成的32M×8比特、4组×13比特行×9比特列×16比特I/O构成的16M×16比特。这3种产品以在内部切换I/O构成和列地址构成的组合来构成。作为切换装置，例如有在形成上层配线时的掩模选项、引线键合的选项、或内部熔丝熔断的选项等。在制造工序的最终阶段，通过这些选项，切换I/O构成和列地址构成的组合，可适用事先的请求。

由此，在单芯片设计的半导体存储装置中，列地址构成依赖于I/O构成来确定。因此，下面将I/O构成和列地址构成的组合切换仅称为I/O构成的切换。

上述I/O构成中测试时间最长的产品，对于一次数据写入/读出周期而言，是被访问的数据数量(比特宽度)最小的产品。即，在上述实例中，是I/O数量为最小的4比特I/O构成的产品。与16比特I/O构成的产品相比，4比特I/O构成的产品在相同周期中可同时访问的I/O数量减少至1/4。

因此，比特宽度小的I/O构成的存储器产品(64兆比特产品以下，最小为4比特)，其测试时间随着大电容化而变得很长。因此存在所谓测试成本增大的问题。

现有的多数DRAM通过在内部电路的数据总线中引入测试模式电路，使用地址压缩或并联I/O等测试模式来缩短测试时间。但是，很难使4比特I/O产品的测试时间等于16比特I/O产品的测试时间。

特别是近年来，随着DRAM的高速化，有必要保证100MHz、150MHz下的驱动定时。但是，测试模式电路通常具有复杂的逻辑，并且，不能实际确认关键路径中的高速动作的情况很多。因此，难以增加保证产品高速动作的测试模式电路。

即使是I/O构成不同的存储器产品，如果存储电容相同，则封入这些半导体芯片的封装的外形在一般情况下也是相同的。因此，各封装的管脚数量也相同。例如，如果是256兆比特SDRAM，则在I/O数量为×4比特、×8比特和×16比特的产品中，使用完全相同的管脚数量的封装。

例如，如果是单一数据速率(下面简称为SDR)SDRAM，则使用54管脚的TSOP(薄的小型封装)封装。如果是双数据速率(下面简称为DDR)的SDRAM，则使用66管脚的TSOP封装。

对于I/O数量少的4比特和8比特的产品而言，与I/O数量多的16比特的产品相比，产生不必要的I/O管脚。这些不必要的I/O管脚不能用作NC(非连接)。因此，也没有连接适于这些不必要的I/O管脚的引线框和键合焊点的引线键合。

图14是表示在单芯片设计的半导体存储装置中，在I/O数量为×16比特的封入封装中存放I/O数量为×4比特的半导体芯片的情况下的模式图。该图仅着眼于I/O管脚，表示引线键合I/O数量为×4比特的半导体芯片的状态。

图14表示封装1、半导体芯片2、引线键合3和16个I/O管脚。这些I/O管脚内由DQ0、DQ1、DQ3和DQ4构成的4个DQ管脚4由引线键合3连接在未图示的焊点上。其余的12个NC管脚4a不连接到引线键合3。

16个I/O管脚是对应于I/O数量为×16比特的半导体芯片来准备的。但是，对于图14所示的I/O数量为×4比特的半导体芯片，仅有4个I/O管脚(DQ管脚4)由引线键合3连接在半导体芯片2的键合焊点上(未图示)。因此，没有使用其余的12个I/O管脚(NC管脚4a)。