[发明专利]具有电容元件的半导体器件及其制造方法

说明书

技术领域

本发明涉及具有电容元件的半导体器件及其制造方法，特别是涉及作为在半导体衬底上具有多个金属布线层的半导体器件，在上下金属布线层之间的绝缘层的开口内部形成了电容元件的半导体器件及其制造方法。

背景技术

图16是概略地示出以往的具有电容元件的半导体器件结构的剖面图。电容元件C具有下层电极109，电容元件用电介质层110，上层电极112。下层电极109形成在通过半导体衬底101的槽分离102分离了的表面上，与晶体管T的栅极电极105的同时形成。该下层电极109具有导入了杂质的多晶硅109a与W(钨)、Ti(钛)、Co(钴)、Ni(镍)、Mo(钼)等高熔点金属膜或者它们的硅化物109b的叠层构造。上层电极112形成为使得通过电容元件用电介质层110与该下层电极109相对。该上层电极112由掺杂了P(磷)或As(砷)等杂质的多晶硅或者非晶硅，或者TiN(氮化钛)等高熔点金属膜化合物等构成。电容元件用电介质层110使用通过CVD(Chemical VaporDeposition)法形成了的硅氧化膜，硅氮化膜或者钽氧化膜。

形成层间绝缘层107使得覆盖上述的电容元件C，下层电极109以及上层电极112的每一个经过在连接孔107a内埋入的金属插塞108与金属布线113电连接。通过该金属布线113向下层电极109以及上层电极112的每一个提供电位，在电极之间积累电荷。

另外，晶体管T具有一对源/漏区103，栅极绝缘层104，栅极电极层105。一对源/漏区103在半导体衬底101的表面上相互隔开距离形成。栅极电极层105在由该一对源/漏区103夹持的区域上经过栅极绝缘层104形成。在该栅极电极层105上形成绝缘层106。一对源/漏区103的每一个经过在连接孔107a内埋入的金属插塞108与金属布线113电连接。

在以往的具有电容元件的半导体器件中，在层间绝缘层107的表面上实施基于CMP(Chemical Mechanical Polishing)法的平坦化处理使得覆盖电容元件C以及晶体管T。这是为了通过减少层间绝缘层107上表面中的表面阶差，使得在其上层容易地进行基于照相制版的图形形成，同时提高尺寸精度。

然而，在进行基于CMP法的平坦化时，层间绝缘层107的上表面由于几乎完全被平坦化，因此对于源/漏区103上的薄厚h3，栅极电极105上的膜厚h1将减薄栅极电极105的膜厚部分。同样，对于栅极电极105上的膜厚h1，上层电极112上的膜厚h2将减薄电容元件用电介质层110以及上层电极112的膜厚部分。

通常，由于在由CMP法进行的平坦化时所去除的膜厚中具有分散性，因此在该平坦化时需要较厚地设定膜厚h2，使得上层电极112不从层间绝缘层107露出。然而，如果加厚膜厚h2，则源/漏区103上的膜厚h3也必然加厚。如果该膜厚h3加厚，则到达源/漏区103连接孔107a的方位比(连接孔107a的深度与连接孔107a的直径之比)加大，在通过干法刻蚀连接孔107a进行开口时难以高尺寸精度地稳定地进行开口。根据具体情况，存在着在加工过程中刻蚀的行进停止，导致连接孔107a的开口不良这样的问题点。

能够解决上述问题点的技术公开在特开平11-274428号公报中。图17是示出在特开平11-274428号公报中公开的具有电容元件的半导体器件的结构的概略剖面图。参照图17，电容元件C具有下层电极209、电容元件用电介质层210和上层电极212A。下层电极209形成在硅衬底201上的硅氧化膜207上，具有多晶硅膜209a和钛硅化物膜209b。上层电极212A形成为使得充填设置在层间绝缘层211上的孔211a的内部。该上层电极212A与在层间绝缘层211上延伸的铝布线213A电连接。

其次，说明具有该电容元件的半导体器件的制造方法。

图18～图23是按照工程顺序示出具有图17所示的电容元件的半导体器件的制造方法的概略剖面图。参照图18，在硅衬底201上形成了硅氧化膜207以后，形成由多晶硅膜209a和钛硅化物膜209b构成的下层电极209。

参照图19，形成层间绝缘层211使得覆盖下层电极209。在该层间绝缘层211上，形成到达下层电极209a的开口211a。在整个表面上形成由电容元件用电介质层构成的硅氮化膜210使得覆盖该开口211a的内面。

参照图20，在层间绝缘层211以及硅氮化膜210上，形成到达下层电极209的连接孔211b。